)에> wadaye (약의 ASIC 설계

[fpga123]

pls는 대답을하다 몇 가지!

지금은에 참여할 오전 한 PRJ desgin에 대한 개의 PCI의 IP.
내가 확인을위한 FPGA가 완료.
나는 디자인 흐름위한 FPGA 오전 익숙한와.
하지만 나중에 흐름을 desgin 정보의 ASIC가는 시작입니다.
그래서 내가 원하는 흐름 desgin 내역을 내게 주소서.

제가 책을 읽고, 칩 합성 advaned
과) DFT는 (삽입 스캔) (직류 알고 처음으로 합성 (직류) -> 다음 ->을 누른 다음 STA (태평양 표준시)를
-> 다음 ATPG (티맥스) -)> 무도회 검사 (LEC

그것은 부분만을 프런트 엔드.

어쩌면 디자인 흐름이 잘못, pls가 말해봐.들으 다.
어디 수도에 대해 혀를을 찾아 나.

 

[Guest]

[No message]

 

[wadaye]

안녕 fpga123 :

기본적으로 흐름 권리이지만, 우리는 자주, 레이아웃 ATPG 할 후 있기 때문에

레이아웃들이 자주 사슬을 재정렬 스캔 -.

그리고 내가 생각하는 벤더의 (TSMC의이 / UMC)를 참조 참조 흐름이 좋은

너.

 

[Guest]

그냥 집 디자인 플로우의 설계에 따라 달라집니다.COT (고객 소유의 도구), ASIC의 등

 

[fpga123]

들으.

하지만 어디에 관한 얘기를 얻을 수있는 무슨?
내가 첫째로 생각하는 직류와 합성 수합니까.
하지만 지역입니다 합성 대상, 최대 주파수 타이밍 또는 분?

주파수에 적합한와 장치에 맞게 디자인을 필요로 FPGA를 내가하고 제약 조건을 만난 적합합니다.
하지만 ASIC의에 무슨 돼 겠지?

아마 흐름입니다 설계 매우 어려운 ASIC의 흐름을 배울 설계위한 FPGA 내가 사용.
난 토론으로부터 답변을받을 일부 싶어요.

 

[wadaye]

안녕 fpga123 :

당신은이 포럼에서 TSMC의 흐름을 참조 지정할 수 있습니다.

/ 지역 타이밍이 투기의 칩 요구이다에서.내가해야한다고 생각 당신은

디자인에 대한 사양을 가지고.

 

[Arthurzss]

저기 시뮬레이션 안 그런가?
포스트 레이아웃 시뮬레이션은 매우 중요합니다.

 

[fpga123]

예.내 말은 당신을 알아요.

아주 많이 들으 당신을.

그건 그렇고, 내가 funny.maybe 것 같이 아주 사진입니다
그는 우상을 숭배하는 당신.