에 Verilog 기능>의

[neerajgoyal]

난 모듈 Verilog 내 안에있어 다음과 같은 기능을.제가 오류가 나타 납니까 무효 MSB가와 LSB가에 대한 first_image_final과 second_image_final.

제발 좀 도와주세요

기능 차이 [7시];
입력 first_image_final의 [20479:0];
입력 second_image_final의 [20479:0];
입력 control_second_image;
입력 control_second_signal;
입력 control_first_signal;
temp_difference] reg [이 7시;
정수 나, 일본, 별명;

시작
윈도우 * 용 (일본 = 0; 일본 <창; 일본 = 해놓은

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="시원한" border="0" />시작
0은 (i =; 내가 <창 * 창; 나 = 나

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="시원한" border="0" />시작
temp_difference이 [7시가 control_first_signal] = temp_difference 를 한국의 [국가 7시가] (first_image_final [나 j를 7 : 나는 일본 k 값이 control_first_signal]를 - second_image_final의 [나는 일본 k 값이 control_second_signal 7 : 나는 일본 한국 control_second_image]);
끝
한국 = 한국에서 5120;
끝
차이 [control_second_signal 7 : control_second_signal] = temp_difference의 [7시];
끝

endfunction

 

[Guest]

[No message]

 

[nand_gates]

이것이 문제입니다!
차이 [control_second_signal 7 : control_second_signal] = temp_difference의 [7시];

차이] 7시 [이다 정의된
그럼 뭘하려고 하시다면 값을 반환됩니다 교대 매개 변수 입력으로 당.
다른 문제는 한국은 초기화되지 않습니다!