에 digitaldesign 의심>의 (morrismano) 설정 시간 설명

[vlsi_maniac]

안녕하세요,이 가장자리에 대한 싸나이 트리거는 FF로 설정 모리스에 시간을 설명했다.
그것은 변화 의하면 연구 개발) 4 & 상수 이전에 유지되어야한다 입력하는 응용 프로그램의 1과 맥박이 있으면 게이트 (낸드 변경 펄스에서 0으로 출력을합니다.
하지만 문장과 함께 문제가 - 유일한 불구하고 1시)에 낸드 게이트 (2 & 3 출력 출력이 변경됩니다.
그래서 방법을 위반하는 않는 시간은 결론을 설치.

제가 이미지를 업로드했습니다.
의심을 내주십시오 취소합니다.<img src="http://images.elektroda.net/66_1266841154_thumb.jpg" border="0" alt="doubt in digitaldesign(morrismano) setup time description" title="digitaldesign에 의심 (morrismano) 설정 시간 설명"/> <img src="http://images.elektroda.net/38_1266841154_thumb.jpg" border="0" alt="doubt in digitaldesign(morrismano) setup time description" title="digitaldesign에 의심 (morrismano) 설정 시간 설명"/>

 

[Guest]

[No message]

 

[always84]

당신은 정말하고 floorplaning 사용할 수있는 도구를 같이 Synopsys의 설계 존경 디자인을하여 constrainting는 컴파일러, 그리고 setput의 그것은 시간을 극대화 영역 또한 보유 시간을, 같은 tecnics를 사용하는 경우 수의 위반이 있고 contraints () 사용 tecnology constraits에 따라 ..에방법이 .. 등등하고 존중 도구하려고 제약을 가하고 상태를 파이프라인

 

[bulx]

cuircuit을 가정하여, 처음에 표시된 상태에서 그림을 그리고 모두의 CP와 D가 동시에 높은 갔다.labouriously면 무슨 일이 생기는지 밖으로 그릴, 당신은 vlaue 고정 찾을거야 그 연구에 정착하지와 S는 것입니다, 그들은 전환해 노력하겠습니다.참조 그림.모든 라인은 지연 출력의 해당하는 게이트 게이트 이후 한.<img src="http://images.elektroda.net/62_1267194945_thumb.jpg" border="0" alt="doubt in digitaldesign(morrismano) setup time description" title="digitaldesign에 의심 (morrismano) 설정 시간 설명"/> 회로에 진짜, 그들은 가치 불확정의 일부는 정착.

의 가장자리의 CP 그러나 상승 후 주어진 디가있었습니다면,이 일은 없을 것입니다.
- 하 ...