에 대한 DDS 문제>의

S

skycanny

Guest
전 범위 frequence의과 발전기를 오전 필요한 구현 사인파입니다
0.005hz에 5000hz.할 수 있는지 여부를 DDS이 발전기 frequence 범위 사인 파를 감안할 때 시계는 100MHz, 문제가 있습니다.수있다면 그것은 얼마나 많은 비트로 ACC를뿐만 아니라 가지고있는 위상 얼마나 오래 사인 테이블 (전체 기간)
paremeters인가 거기서이 computate 사람이하는 방법을 알려 나?
어떤 도움 감사 것입니다!

 
100MHz면 하시다면 레퍼런스 클럭입니다, 당신은 최대 50MHz를 생성할 수 있습니다.그래서 범위를 생각 frequence의이 u는 할 수 생성합니다.
u는 고정 변경에서 떠있는 그걸 할 수 하시다면 매개 변수 목록을 사용하여 u 개 필요, 그것을 생성 matlab.after합니다.

 
답변 주셔서 감사합니다
중요한 문제는 얼마나 많은 잘 위상 accmulator대로 비트를 가지고 얼마나 테이블

 
ru 자일링스의 FPGA에의 DDS를 구현?
그렇다면, 매우 핵심의 IP 쉬운 DDS.
web.it 경우 자일링스의에서 데이터 시트를 DDS의 다음 같은, 참조는 코딩을 위해 쓰고 싶어 디자인 명확한 그림을위한 DDS의 매우 준다.
5K이 시계는 매우 달성 witha 100 MHz의.
이동에 대한 해결의 Hz에서 0.005로하지만,이 경우 당신은 거대한 디자인 될 수 있습니다.
그냥 1Hz 해상도 자체가, 축압기 위상 비트를합니다 걸릴 27
과 0.005 Hz에서 해상도는 어큐뮤레이터를 위상 비트의 35 소요됩니다
위의 데이터 시트는 계산이됩니다 선명 한 줄 당신에게.

 
답변에 대한 감사
나는 그것을 구현
내가 떨어뜨린의 위상 어큐뮤레이터를 시계를 나누어 100MHz consequentialy 5MHz에 대해 비트.
오실로 그래프 때문에 frequence를 정지 higt이 LP는하지만, 관찰을 통해 파도가 아니라 부드러운.
rom은 사인 테이블 FPGA를 다른이 DDS입니까 마이 그 레이션 생성된 어렵게 만들고 의해 corgen
그래서 난 corgen 자일링스의 VHDL의 대신으로 원시적인 구현 ROM을 가지고, 이것은 내가 누군지 때문에 힘들 것으로 FPGA를 새로운에게 VHDL.
내가 간절히 VHDL 희망 ROM을 누군가가 설명하는 방법을 말해.

어떤 도움이 될 주셔서 감사합니다!

 
skycanny 작성 :내가 간절히 누군가가 어떻게 VHDL에 ROM을 설명하기 위해 말해 바랍니다.

 
당신이 결정한다 출력 신호

주파수 정밀도와 위상 정밀도가 처음.

정도면 위상 1 정밀도는 다음에 대한 ACC 비트 9

충분하고 있습니다.왜냐하면 1 / (2 ^ 9) * 360 <정보 1degree.

따라서, 사인파 테이블도 필요 deepth 512.

질문에 대한 다른, 당신이 웹 사이트를 방문 할 수 www.analog.com

검색을 좀 DDS 관련 문서를.

최고의 안부

skycanny 작성 :

나는 사인파 생성기 및 frequence 범위를 구현하는 데 필요한 나야

0.005hz에 5000hz.
여부 DDS 수 있습니다 발전기이 frequence 범위 사인 파 시계 감안할 때 100MHz이고, 문제가 있습니다.
그것이 없다면, 얼마나 많은 비트뿐만 아니라 위상 ACC이 얼마나 오래 사인 테이블 (전체 기간)

사람이 어떻게 이러한 paremeters를 computate에게 말해인가요?

어떤 도움 감사 것입니다!
 
난 시스템을 생각하는 당신의 시뮬레이션 당신이해야합니다. 시뮬레이션 테이블에 최대 크기를 보이는 것입 - 어큐뮤레이터를과 위상으로 비트 번호를주고, 이러한 디자인 u에게 사양을합니다.

 
안녕하세요, 저는 이것을 가지고 관한 질문을 : FPGA를이다 그것에의 FM 수신을위한 DDS을 구현 가능한시겠습니까?예제를 수있는 몇 가지 다른 사람이 내게 줄?감사

 
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