얼마나 채널 장치 (레이아웃과 회로도) 구현?

[lovseed]

오래 채널 디바이스는 w = 6.72ul에게 = 38u 말을 사용하는 데 필요한 14 비트 DAC를 설계입니다. 하지만 향신료 모델은 단지 LMAX = 10u, 그리고 PDK도 10u의 최대 길이 제한을 가지고있다. (1) 난 그런 긴 채널 장치를 사용하는 경우 몇 가지 문제가있을 것인지 궁금해입니다. (2) 방법에 대한 레이아웃? 일부 신문에 소개로 그냥 접힌 게이트와 긴 채널이나 그려? 무슨 장점이나 단점이 될 것인가? 카에 있다오

 

[archillios]

당신의 기술에 따라 다릅니다. 당신이 전체 사각 게이트 폴리 아래의 뱀 pdiff를 사용할 수 있습니다. 이러한 긴 채널 장치가 바로, 선형 저항으로 사용됩니까?

 

[jerryzhao]

내가 때 설계 회로 포를 (향신료 모델은 단지 LMAX = 10u있다) 시리즈의 수법의 살인인을 그립니다. 레이아웃 배선으로 이동. 난 당신이 DAC에서 이러한 장치를 사용하는 이유를 알고 t, 돈. 어떤 블록 그런 장치를 사용합니다.

 

[mists]

이 긴 채널 devive은 아마도 매우 큰 출력 임피던스와 전류 스티어링 DAC에 대한 전류 소스로 사용됩니다.

 

[lovseed]

[jerryzhao 견적 =] 때 설계 회로 포를 (향신료 모델은 단지 LMAX = 10u있다) 나는 일련의 수법의 살인인을 그립니다. 레이아웃 배선으로 이동. 난 당신이 DAC에서 이러한 장치를 사용하는 이유를 알고 t, 돈. . 맞죠 (1) 시리즈, 모든 게이트가 연결되어 위치 : 어떤 블록 귀하가 해당 장치를 사용 [/ 견적] 몇 가지 질문에 대해 일련의 모스을 그릴? (2) 모든 시리즈, 기판은 모두 (pmos 경우) 또는 몸에 효과를 제거하기 위해 원본에 연결 vdd에 연결되어 있습니다. (3) / 패 w와 pmos의 일련 번호가 없음면, 그것은 w 한 pmos에 정말 동등한 않습니다 / (없음 * 리터)? 내 관점에서 보면, 적어도 항목이 (2) 성능에 약간 차이납니다. BR은 오래 채널 디바이스를 사용하고 왜? 난 INL_yield 및 파운드리 불일치 - 매개 변수에서 전류 소스에 필요한 최소 면적을 계산입니다. 그리고 내 디자인은 14 비트, w 있기 때문에 / 패 비율이 매우 채널을 매우 큰 원인 1LSB에 대한 작은 것입니다. 내 설명이 가지는 분명하게 바란다.

 

[gururajb]

난 당신이 INL에 따라 단위 세포에 대한 wrt DAC 영역 말했어요. 나는 또한 계정에 INL, DNL과 불일치 매개 변수를 복용 10 비트 DAC를 설계하려합니다. 1X 배속 단위 세포 (최하위)를 위해서 난 pmos 장치에 연결된 두 개의 시리즈를 사용하려합니다. 하지만 현재의 올바른 가치를 얻을 수 없습니다입니다. 왜? 같은 바이어스 회로와 나는 2 배속 최하위 세포에 대한 현재의 정확한 가치를 얻을 수 있어요. 아무도 어떤 입력을 줄 수 있습니다.