얼마나 중요 한 DC의 합성에 대한 check_design 명령입니까?

[ASIC_intl]

얼마나 중요 합성에 대한 check_design 명령입니까? 내가 check_design 발견을하고 나면 저기 내 디자인 몇 가지 문제입니다. check_design 후 생성된 보고서는 또한 어떤 경우와 디자인 파일에 존재하지 않습니다 그물의 이름을 포함합니다. 제가 컴파일하기 전에 check_design 명령을 사용하고 있습니다. 어떻게 누구의 해당 인스턴스와 그물 이름을 감수해야 분석과 정교 RTL에 존재하지 않습니다 이러한 문제를 볼 수 있습니다.

 

[chaitubek]

안녕하세요, 당신 verilog 네트리스트의 모든 모듈을 읽을 수 있는지 확인합니다. 감사합니다 Chaitanya

 

[ASIC_intl]

모든 모듈이 읽을 수있다.

 

[dcreddy1980]

check_design 명령에 의해 생성된 경고는 중요 신중 U 형 부주의 그들을, 해당 블록에 대한 통해 UR 경우 디자이너 전에 분석해야합니다, 그 RTL 코드에서 게이트 추론을 알고 있어야합니다 u. 그것은 아닌가요??

 

[ASIC_intl]

코드가 너무 그것의 모든 인스턴스를 이해하는 큰 운영 체제. 다시 인스턴스의 이름은 전체 디자인 인스턴스로 존재하지 않습니다 check_design 명령에 의해 보도했다. 우리는 그 함수에 의해 유추하는 블록을 모르겠어요.