어떻게 LDO 고주파 PSRR (40 - 100MHz) 개선하기 위해?

[vovan76]

안녕하세요 전까지 PSRR>의 40dB와 LDO를 설계하려는 모든 100Mhz하지만 문제가 하나있다. 증폭기 대역폭 ≈로 LDO PSRR 한도 10 - 100KHz 2.Output (외부 커패시터와 함께) 난 PSRR 개선 인덕턴스는 콘덴서 influance 모든 offchip를 죽일 캐패시터 RLC 모델과 패키지 RLC 모델을 시뮬레이션할 때하지만 높은 주파수의 PSRR을 개선하는 데 도움이됩니다 2uF에 대해 캐패시터. PSRR 문제를 LDO와 관련된 모든 논문은 인덕턴스에게 내 질문에 계정을하지 않는 사람이 똑같은 질문을 만나서 알고 난 어차피 높은 주파수의 PSRR 감사을 향상시킬 수있는 방법입니다

 

[mengcy]

이 문제는 확실하게 말씀드립니다. 추가한 얼마나 본딩 인덕턴스 1,? 무슨처럼 RLC 모델을 무엇입니까? 2, 당신은 100MHz 아래의 전체 주파수 대역을 요구? 당신이 걱정? 그것은 도달할 때까지 증폭기 대역폭에서 detoriated PSRR은 출력 커패시터를 데려오 장대하기 때문에 주파수를 물어보고 싶은게 있습니다.

 

[vovan76]

확인 주파수는 0부터 -> 80MHz 및 RLC 모델입니다

 

[dick_freebird]

PMOS LDO에서 Cgd가 살인자입니다. 당신은 출력 장치를 정착 정도로 게이트 (Cgs) 우회로를 추가할 수 없습니다. 공급 움직임과 부하가 게이트로, Cgd 덤프 요금을하지 않는 경우. 작은 신호 및 과도 행동을 봐 떨어져. 당신은 위상이나 antiphase에서이고, 게이트 섭동 정말왔다가 어디로보고 싶어? 어디에 침입 어디 그것이 얻은 되나요? 당신은 거꾸로 이미지 전류를 보상하려고 할 수 있습니다 그러나 이것은 받는게 그렇게 더러운가 모두 자체적으로 할 수 있습니다.

 

[rfsystem]

내부 Cload는 고주파 PSRR을 제한하면 직렬 인덕턴스와 양질의 외부 뚜껑이 추가로 로우 패스를하기 때문에 외부의 뚜껑이 좀 도와줄 수 Cgd / Cload에 의해 제한됩니다. 하지만 해결책은 LDO 체인입니다. 당신은 2 LDO - PMOS의 크기를 증가하는 경우도 2 Cgd 증가합니다. PSRR은 6dB로 내려갑니다 그럼. 그러나 드롭에만 이상 6dB 향상을 합계주는 두 번째 LDO 삽입할 수 반입니다 때문입니다.

 

[vovan76]

당신의 모든 의견이 낮은과 중간 주파수를위한 이해로 안녕 전부 LDO의 오류 증폭기 (10K - 1MHz 일반적인 LDO) 내 경우에는 내가 40 - 100MHz 내 LDO의 드롭 전압 PSRR 높은 주파수를 개선하려는 관련이 어디에 재생 주셔서 감사합니다 약 100 - 200mV 그리고 누군가가 이미이 문제를 만났 지역 (방법이 캐스케이드 LDO가 높은 주파수 PSRR을 향상시킬 수있는 방법으로) constrains 적이 있습니까?