어떻게 시계가 우아한 방법으로 실행되고 있는지 확인하려면?

[Arturi]

천만에, 어떻게 시계가 실제로 verilog를 사용하여 실행되고 있는지 확인겠습니까? 어떻게이 같은 클럭의 극성을 변경되었음을 확인겠습니까?? 당신의 도움이 평가는 물론 인정. 건배!

 

[manish12]

동일 주파수 측정기를 사용 (주파수 너무 chep입니다 기반 그림) 또는 cd4040과 같은 카운터 칩을 사용하고 주도 드라이브에 출력 핀이 중 하나를 사용했습니다.

 

[FvM]

이 두 번째 시계 또는 특정 하드웨어가없이는 불가능. 알테라 FPGA에가 (아마 다른 사람도), 당신은 시계의 존재를 감지의 PLL 잠금 신호를 사용하여 수행할 수 있습니다. 때 시계가 중지,이 신호에서 비동기적으로 중요한 출력 신호를 해제할 수 있습니다. 추신 : 로직 지연 체인을 사용하여 다른 가능성도있다. 그러나 기술이 강력하게 타이밍 오류 및 그러한 샤워를 일으키는, FPGA에 도구로 싫어합니다. 또한 지연 체인 링 발진기 가능성이이 기능에 대한 외부 부품을 피하고, 시계는 모니터에 사용될 수 있습니다.

 

[iwpia50s]

당신은 실제 하드웨어 또는 Verilog 시뮬레이터에 뜻면 질문이 표시되지 않습니다. [= 2 크기] [컬러 = # 999999이] 52초 후 올린날짜 : [/ 색상]에 [/ 크기] 시뮬레이터에서면 당신은 실제 하드웨어의 경우, 파형 뷰어가 있어야 다음 칩은없이는 아무것도하지 않습니다 시계.

 

[echo47]

제발 당신이 "그 극성 변경"이 무슨 뜻인지 명확히. 거꾸로 시계는 매우 원래 시계 유사하게 나타납니다. 아니면 부정적인 전압을 의미합니까? 당신이 할 필요가 당신은 왜 설명한다면 그것은 논의를 도울 수 있습니다.

 

[vinun_7]

[견적 = echo47] "당신의 극성 변경"이 무슨 뜻인지 명확히하십시오. 거꾸로 시계는 매우 원래 시계 유사하게 나타납니다. 아니면 부정적인 전압을 의미합니까? 당신이해야 할 이유를 설명한다면 그것은 토론을 도와 드릴까요. [/ 인용]를하면 그는 testbench 환경에서 어디에 u는 시계가 실행 중인지 여부 그럼 작업을 사용하여 수행할 수 있습니다 확인할 수 있습니다. 그냥 또 기간을 예상 그대 task.Pass에 인수로 시계를 전달합니다. 극성이 토글 여부를 확인합니다. posedge 또한 기간을 확인하실 수 있습니다 후속 negedge이 뭐야 기다리고 있습니다.