어떻게 모듈을 verilog에서 VHDL 엔터티의 인스턴스를?

[blooz]

[B 조] [이 / B 조]는 우리가 어떻게 verilog 모듈 내부 VHDL의 실체를 인스턴스 수 있습니다. 난 활성 하드웨어 기술 언어를 사용하고 ..

 

[Alexium]

당신은 의미적으로 VHDL 엔티티와 같은 것입 모듈 헤더를 instanciate해야합니다. VHDL 모듈을 프로젝트에 추가되면 당신은 모듈을 Verilog 안으로 그것을 사용하려면, 당신은 단순히 VHDL 구성 요소가 Verilog로 작성된이며 실제로있는 것처럼 그것을 사용 상상.