어떻게 단일 펄스 코드 (verilog) 써야 되요?

[dd2001]

안녕, 난 어떻게 하나의 펄스를 생성하는 verilog 코드를 작성해야할지 모르겠어? 누구든지 도와 드릴까요?

 

[Al Farouk]

이 코드 나는 디지털 모노 안정적인 역할을 작성했고하지만 그것은 VHDL 코딩 그것은, 내가 그것이 도움이 될 수 희망

 

[jelydonut]

난 잘 모르겠어요 무엇 귀하의 질문 .. 그러나 이것을 theres .. 문제는 동시에 oneshot의 pulsy를 생성하는 높은가는 전이입니다 ... thing_dly 등록 번호; 와이어 pulsy은; pulsy = 하나 & ~ thing_dly 할당; 항상 @ (posedge의 clk 또는 posedge 쳐야)하는 경우 (쳐야) thing_dly

 

[bigrice]

이것이 당신이 원하는 것 .... / / Verilog 코드 모듈 (clk, 맥박, clkout) test001; 입력 clk; 입력 펄스, 출력 clkout; 등록 cnt, 온도, 온도 = 0;; 끝 항상 @ (posedge clk)하는 경우 (펄스 & & 초기 = 0 cnt를 시작! cnt)는 cnt 시작

 

[tom123]

내가 신호 펄스를 생성 트리거 신호를 요구해야한다고 생각합니다. 최고의 reagrds [인용 = dd2001] 안녕하세요, 어떻게 하나의 펄스를 생성하는 verilog 코드를 작성해야할지 모르겠어? 누구든지 도와 드릴까요? [/ 인용]를

 

[dearjohn]

난 당신이 verilog에서 다음 (사용자의 펄스 너비를 충족시킬 수있는 지연을 계산하기 위해 지연 세포를 사용 양념)을 하드 매크로 필요가 있다고 생각 (펄스되지 사용할 빠른 시계를) 그것은 degital ckt에서 펄스를 만들 수있는 방법은 것 같아요 :; (.가.이 (펄스),의 (펄스)) 와이어 맥박, 펄스, pulse_want dly; = 펄스 및 펄스 ~ pulse_want을 할당;

 

[gaonkc]

넣으면이 filp 플롭 그것을 구현합니다.

 

[dBUGGER]

문제가 명확하지 않습니다. 당신은 클록 신호가 발생하는 경우는 다음, 정확히 하나의 펄스를 부여해야합니다 수신 신호를 활성화, 당신은이 같은 시계에 의해 클럭 퍼 화나게 사용할 수 있습니다. 첫 번째 플립플롭의 오 / 피 두 번째로 입력하고 두 번째의 출력으로가는 내가 / 처음에 맑은 피 같은 O를 받아 오 / 첫 번째 플립플롭의 피에서 / P를 간다, 이것은 하나가 될 주기 펄스. 당신의 모든 사이클 너비 될 수 있도록합니다. 둥지 펄스를 사용하는 경우에만 생성됩니다 두 번째 시간에 온다. 그건 분명히면 말해???

 

[power-twq]

첨부 파일을 아래에서, 당신은 signle 펄스 생성 등이 많은 디자인 연습을 찾을 수 있습니다. 최고은 [견적 = dd2001] 안부 안녕하세요, 어떻게 하나의 펄스를 생성하는 verilog 코드를 작성해야할지 모르겠어? 누구든지 도와 드릴까요? [/ 인용]를

 

[vanjan]

감사합니다!! 그것은 잘 동작합니다. [인용 = jelydonut]은 잘 모르겠하는지 당신의 질문 .. 그러나 이것을 theres .. 문제는 동시에 oneshot의 pulsy를 생성하는 높은가는 전이입니다 ... thing_dly 등록 번호; 와이어 pulsy은; pulsy = 하나 & ~ thing_dly 할당; 항상 @ (posedge의 clk 또는 posedge 쳐야)하는 경우 (쳐야) thing_dly