어떻게 다시 VHDL로 SDF에 주석을?

S

swgchlry

Guest
내 디자인은 VHDL에 wirote이지만, SOC는 verilog 게이트 네트리스트 파일을 읽어 만남. 합성 후, Synopsys DC는 VHDL과 verilog 형식 모두에서 게이트 레벨 네트리스트를 생성할 수 있습니다. 하지만 난 VHDL 게이트 레벨 네트리스트와 포스트 레이아웃 시뮬레이션을하고 싶어, 그것은 가능합니까? SDF 파일이 VHDL 게이트 레벨 네트리스트 파일에 주석이 될 수 있습니까?
 
나도 같은 질문을했습니다. 누군가가 그것을 받았니?
 
U는 verilog 형식의 모듈을 작성하고 최상위 testbench에 componet 수 있습니다.
 

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