어떤 시간 척도는 veilog에 정의 그리고 왜 그것이 사용됩니다

L

lordsathish

Guest
안녕하세요 어떤 하나 veilog 시간 규모 뭔지 알 수 ... 그것이 정의하고 왜 그것이 사용되는 ... 미리 감사드립니다
 
자체 내부 시계와 함께 일반적으로 시뮬레이터 진보 시간. Verilog 시뮬레이터는 다른 timescales 매핑은 각 모듈에 할당하기 위해 실시간으로 timesteps 수 있습니다. `timescale 지시어가이 목적을 위해 사용됩니다. 매개 변수는 선명도와 코드를 유지 보수의 용이성에 대해 정의됩니다. 아이디어는 상수에게 유지하고 다른 사람이 이해하기 위해 코드를 쉽게 의미있는 이름을 제공하는 것입니다.
 
timescale = 1ns/10ps`등 때문에 U는 testbench에 # 10.05을 사용할 수 있습니다
 
그것이 시간 제어되고, 1 시간 단위, 다음 시간 단위가 정의되어야합니다에 의해 신호를 지연하려는 경우,이 timescale입니다. 안부 [인용 = lordsathish] 안녕하세요 어느 시간이 규모가 veilog에 무슨 일인지 알 수 ... 그것이 정의하고 왜 그것이 사용되는 ... 사전에 감사합니다 [/ 인용]
 
아무도 여기 무슨 소리를하는 거지 이해합니까? 아니면 내게됩니다. / / 당신 1 시간 단위로 신호를 지연하려는 경우, 시간 제어를위한 / / / / 다음 시간 단위가 정의되어야합니다, 이것은 timescale입니다. 뭐!
 
ADPLL : 하드 코어 예 UR의 시뮬레이션 모델을 기반으로
 
`timescale의 time_unit / time_precision 지연이 time_precision로 반올림 time_unit의 배수입니다. 즉,`timescale 10ns/1ns # 1.55 = B; 'A'는 16 NS 후 'B'를 도착 10ns가 * 1.55 = 15.5 NS = 16ns가 가까운 1ns`timescale의 1ns/1ps로 반올림 # 1.00055 = B 있기 때문에, 'A'가 도착 'B'1.0006 NS 뒤에 있기 때문에 1ns * 1.00055ns = 1.00055ns = 1.0006ns nearsest 피코로 반올림 초
 
@ kappajacko 최초의 예. 정확하지만, 나는 두 번째는 1.0006만이 아닌 1ns로 일하는 사람 같아요. 내가 잘못 안건
 
@ kappajacko 나는 그것이 1.001 NS 갈게 두 번째 예제의 생각 ...
 
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