어떤 매개 변수는 FPGA를위한 VHDL 코드를 관찰하기 위해?

[vinodkumar]

MODELSIM 시뮬레이터와 내가 확인하는 자일링스 ISE 8.1를 사용을 사용하여 VHDL code.iam를 작성 안녕하세요 지금까지 익 수있는 그것이 내가 report.what R의 방법을 자신의 이상적인 conditions.and 무슨 parametrs을 준수해야합니다에 본 적이 synthesizable.i입니다 FPGA.plz에 다운이 내 projecft 작업 PLZ의 도움이 좋은 제안을 제공합니다. 미리 감사드립니다.

 

[cmos babe]

장치 사용률 (귀하의 디자인이 사용하는 얼마나 많은 자원) 및 타이밍 아르 관찰하는 두 가지 주요 가지가 있습니다. 합성 보고서는 추정을 제공합니다 (장소와 경로)와 같은 다른 단계보다 정확한 숫자를 제공합니다. 당신은 당신의 디자인 제약 조건 요구 사항에 도달 때까지 디자인을 조정 보관해야합니다. 당신이 모든 중요한 것들을 알고 자일링스의 litrature 깊은 잠수 제안 ... ISE의 사용 설명서의 용어를 읽고 ... 행운을 빕니다.

 

[vinodkumar]

reply.i에 대한 Hi.thanks 제가 256 깊이와 16 비트 width.i의 입력 데이터를 제공해야하는 프로젝트를하고있는 중이야하면 FPGA.i가 FRM 친구가 어느 tht를위한 FIFO 또는 SRAM을 작성 내가 필요 tht 들었로 구현하고 싶습니다 . 난 that.my PB에 대한 합성 코드를 작성하는 방법을 알고. FPGA에 그것을 구성하고 그들로 데이터를 로드할 수 방법입니다. 친구 한은 블록 RAM이 내가이 too.which이 최선의 방법이나 다른 방법으로 같은 작업을하고 좋은됩니다 모르더 it.but 사용있을 것입니다 이미 말했다. PLZ 응답.