Nov 7, 2011 #4 G gelo Guest 베이커 리, 그리고 보이스의 "CMOS 회로 설계, 레이아웃 및 시뮬레이션"의 217 - 216 페이지를 읽어보십시오. 대형 용량성 부하에 대한 사이징은 각 인버터 체인의 면적과 최소 지연의 고려에 대한 회담
베이커 리, 그리고 보이스의 "CMOS 회로 설계, 레이아웃 및 시뮬레이션"의 217 - 216 페이지를 읽어보십시오. 대형 용량성 부하에 대한 사이징은 각 인버터 체인의 면적과 최소 지연의 고려에 대한 회담