양식 : 문제

[Alvin80]

안녕하세요 여러분,
내가 양식 도구 환경의 새내기입니다.
난
내 자신의 시계 - gating 기법 설계에 적용하고 그 설계의 최적화를 손상하지 않는 행동을 확인하고 싶습니다.
usign NCSIM 기능적 검증을 통과시켰다.
공식 확인 usign Synopsys의 양식을 통과하지 않았다.
그것은 도구와 함께 시계를하지 않고 설계 사이의 비교
- gating을 관리하지 않는 것 같다 (나는 또한 Synopsys의 표준 시계 - gating) 시도.나는 그것이 불가능하다는 거겠죠.빨리감기의 입력에서 그 차이가 있지만, 출력은 레퍼런스 디자인 및 구현 디자인에서 모두 동일합니다.
내가 변수 'verification_clock_gate_hold_mode'를 발견하고는 그걸,) 높은 모든 다른 가치 (임의, 낮은 사용하여 설정할 수있습니다.
어디에 문제가 될 수 있을까?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="울고 또는 아주 슬픈" border="0" />

 

[sunilbudumuru]

안녕하세요 친구,

위로 IMPL 디자인에서 모두 심판 FFs의 입력에서 추적합니다.유 문제의 정확한 위치에 착륙합니다.행운을 빕니다.

 

[Alvin80]

나는 그 디자인의 내 낮은 - 전력 최적화와 너무 다른 wrt 원래 디자인이 될만한 신호의 파형 회로에 뭔가 변화 수 있다고 생각합니다.
그러나, 변화와 각각의 단일 빨리감기의 출력은 전체 회로의 동작에 영향을 미치는가 없어 동일한 전에 최적화가되고있다.

예를 들어,이 표준 시계 이후에 발생 - 최적화 어디에
시계가 변화의 파형을하지만 빨리감기의 출력의 동작은 변경되지 않습니다 gating.
내 최적화 특정 클럭 - gating 기법이다.

내가 그 도구가 변경되면 설계를 이해할 수 있다고 생각하지만 그것이 제대로 작동!
내가 변수 'verification_clock_gate_hold_mode'을
찾아서 ...적절하게 설정하는 데 유용할 수 있을까?충분 한가?

사전에 감사합니다

 

[nicolas_pellissier]

당신은 명령과 함께 서명을 분석하여 일치 desactivate를 시도해 볼 수있습니다 :

verification_analysis_match_compare_points FALSE로
설정
니콜라

 

[iwpia50s]

저는 믿습니다 양식, 어떤 FV 도구 모드 투명 모드에서 ICGs 장소에 들었어야 ... ICGs를 사용하는 경우.

 

[Guest]

Alvin80 썼습니다 :

나는 그 디자인의 내 낮은 - 전력 최적화 및 wrt 원래 설계와 다른 몇 가지 신호의 파형 회로에 뭔가 변화 수 있다고 생각합니다.

그러나, 변화와 각각의 단일 빨리감기의 출력은 전체 회로의 동작에 영향을 미치는가 없어 동일한 전에 최적화가되고있다.예를 들어,이 표준 시계 이후에 발생 - 최적화 어디에 시계가 변화의 파형을하지만 빨리감기의 출력의 동작은 변경되지 않습니다 gating.

내 최적화 특정 클럭 - gating 기법이다.내가 그 도구가 변경되면 설계를 이해할 수 있다고 생각하지만 그것이 제대로 작동!

내가 변수 'verification_clock_gate_hold_mode'을 찾아서 ...
적절하게 설정하는 데 유용할 수 있을까?
충분 한가?사전에 감사합니다

 

[jaydip]

만약 당신이 시계를
휴대 scanable
사용 gating 토끼 Netlist 상대로은 RTL 비교하면서 당신 테라모 (시험 활성화)을 0으로 입력 묶었어??귀하의 격식에 붙여넣기 타의 추종을 불허하는 점 주실 수 있으십니까?제가 확신, 시계
'.. poins 유엔 - 상응하는'못 받고있다 세포 gating그것으로 '유엔 보여줄 것입 -'에 접속할 수 또는 그 .. 뭔가이 경우, 당신은 안전하게 무시할 수있습니다 ...

행운을 빕니다

 

[Guest]

Alvin80 썼습니다 :

안녕하세요 여러분,

내가 양식 도구 환경의 새내기입니다.

난 내 자신의 시계 - gating 기법 설계에 적용하고 그 설계의 최적화를 손상하지 않는 행동을 확인하고 싶습니다.

usign NCSIM 기능적 검증을 통과시켰다.

공식 확인 usign Synopsys의 양식을 통과하지 않았다.

그것은 도구와 함께 시계를하지 않고 설계 사이의 비교 - gating을 관리하지 않는 것 같다 (나는 또한 Synopsys의 표준 시계 - gating) 시도.
나는 그것이 불가능하다는 거겠죠.
빨리감기의 입력에서 그 차이가 있지만, 출력은 레퍼런스 디자인 및 구현 디자인에서 모두 동일합니다.

내가 변수 'verification_clock_gate_hold_mode'를 발견하고는 그걸,) 높은 모든 다른 가치 (임의, 낮은 사용하여 설정할 수있습니다.

어디에 문제가 될 수 있을까?
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="울고 또는 아주 슬픈" border="0" />