양방향 데이터 버스 문제

[umerarain]

안녕 익 내 마스터 theesis을하고 내 theesis의 엄 프로그래밍 마이크로 프로세서에서 점점 vhdl.but의 문제 엄을 사용하면 conflict.i이 (inout)와 같은 데이터 버스를 사용하려면 데이터 버스 (외부 버스)이지만, 그 안 working.i이 작은 쓴 프로그램은 또한, 그러나 그것은 또한 working.can 보게 한 사람이 나를 도울 수 없습니다. 프로세스 (CLK) 시작하면 CLK = '1 '과 CLK'다음 이벤트

 

[shankarmit]

안녕하세요 u는 inout 같은 내부 버스를 선언 이런 방식으로 작성, 프로세스 (CLK, output_enable, internal_bus)가 시작 (clk'event와 CLK = '1 ') 다음 경우 (output_enable = '1'경우) 다음 B

 

[umerarain]

안녕하세요, 저는이 하나를했지만, 아무 result.its은 working.i는 inout 같은 내부 버스를 선언 안 그래도 같은. 도와 주시기 바랍니다. umer

 

[cmos babe]

당신은 어떻게 그것이 작동하지 어떻게 알아? 그리고 어떤 FPGA를 사용하고 있습니까?

 

[tkbits]

마스터 어떤 장치인가? 당신이 다중 마스터 시스템을 구축하지 같은데요. 주인은 노예와 inout 충돌을 피하기 위해 Output_enable 신호를 시간을해야합니다. 양방향 버스에 하나 이상의 장치가있다면, 노예의 Output_enable은 단 한 노예가 주인의 출력되도록 (문이) 시설이어야합니다. 예를 들어, 대부분의 주변 장치 및 메모리 칩을 추가 CE (칩 사용) 또는 목적을 위해 CS (칩 선택) 핀을 있습니다. 이 두 장치를 가지고 있고, 그들은 모두 주인 경우, 요청을 사용하여 신호 (핸드 쉐이킹) 인정한다.

 

[umerarain]

안녕하세요 우선 시뮬레이션 소프트웨어 (모델 심)를 사용하여 또한 xilinx.in의 시뮬레이션 파형으로이 코드를하려고 두 경우 모두 지금 내가되면서 FPGA에 내 코드를 넣어 havent output_enable 신호 high.uptill을 설정할 때 데이터 버스에 아무것도받지 못했습니다 익 하지 않도록 wheather 그것이 작동하지 않는거야, 자일링스의 FPGA (xc2v3000)를 사용하는 방법 익. 답변 umer을 환영합니다

 

[r_e_m_y]

umerarain 안녕하세요,이 코드 (아닌 과정에서)으로 시도해야합니다 External_bus 'Z'); 여러분의 프로세스를 유지하려는 경우, 귀하의 민감한 목록에 신호를 추가합니다.

 

[umerarain]

안녕하세요, 엄가 두 개의 파일을 첨부 하나는 당신이 라인 (난 줄 번호 4 문제가.)에 쓰여진 숫자를보고 엄 내 데이터를 퍼팅 때가 있습니다 make.u하려고 익 구조를 볼 수있는 마이크로 소프트 파일입니다 다시 alu 작업 후 데이터 버스에. 두 번째 파일은 프로젝트 files.please가보세요 답변이 umer을 평가한다 가지고있다