액세스에 Verilog 모듈에서 다른 인스턴스

[yassendobrev]

안녕 모두,

난 모듈 매일 노력하게 오전 인스턴스에 액세스할 모듈에서 다른 모듈 인스턴스없이.

내 경우에는 내가 디자인이 내 그럴만도 다른 모듈에 액세스할 수으로부터 ROM을 포함, 일부 데이터를 생성하기 전에 syntheses.필요한 경우로서 RAM이 그것을 내가 인스턴스의 각 모듈은 두 거기보다 사본 블록 정도의 타자, 두 번 복용한다.

다른 액세스 안에 그것을 하나를 실행하는 그들은, 같은 시간 노력이 모듈에 대한 우려가 없습니다.

어떤 도움 미리 감사합니다!

 

[shitansh]

안녕하세요,

이 경우는 이것이 모듈에 필요한 핸들 read_enable, write_enable, read_data는 write_data는 read_address가 다른 write_address에서 모듈 하나에 신호를 전달이 컨트롤 및 데이터로 필요합니다.

당신이 도구를 합성의 동일한 복사본을 수없는 두 개의 인스턴스 ramblocks 다른 것입 만든 2.

HTH
Shitansh Vaghela

 

[Guest]

[No message]

 

[mux_master]

당신은 시간이됩니다 같은 모듈에 액세스할 수 있습니다 그것을 아마 둘 다 원하는 있도록 ROM을 사용하여 포트 듀얼.

 

[yassendobrev]

난 아이디어가있어 현재 사용하는 다중 포트 ROM 및 제 2 모듈을 통해 모듈에 대한 액세스를 상단에서.재산 ") 이것은 투명한"에, 내가 할게 비슷한 (단순 ROM에 액세스 가능하게 할 추가할 몇 가지 추가 입력 및 출력 모듈 2.

나는 그것을 좋아하지 않아,하지만 난 다른 어떤 볼 수 없어

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />