앗음는 CIC bitwidth

[MESFET]

안녕 모두,

내가하는 FPGA에 고정 - 포인트는 CIC decimator 형식으로 구현해야합니다.다 MATLAB 시뮬레이션에서 부동 소수점 형식으로 잘 동작합니다.지금은 고정 지점에, 부동 소수점에서 디자인을 번역하고 각 통합과 차별화의 비트 너비를 디자인해야합니다.I 출력에서 Bmax로
= N으로 * LN2 (RM) (# 입력 비트의),하지만, bitwidth의 계산 방법에 대해 알 수있는 bitwidth
통합과 차별화 사이에?같은 디자인에 나는, 그들은, 통합자 및 Bmax를 차별화 세트 디자인을 본 많은 것 같다.하지만 일부 문서를 온라인으로 읽기는 아직도 완전히 이해할 수 없다는 생각.아무도 모른다고?감사합니다,
MESFET

 

[fontp]

기존 Hogenauer 문서
http://www.edaboard.com/viewtopic.php?t=270363&highlight=hogenauer

Hogenauer 어떤 단계에서 요구되는 가정 Bmax

 

[fvm]

인용구 :

Hogenauer 어떤 단계에서 요구되는 가정 Bmax

 

[MESFET]

고마워.내가 Hogenauer의 논문을 읽었어요.내 질문에, 그가 언급한 Bmax와도 낮은 bitwidth 모든 단일 통합과 차별화, 증거도없이 구속에 필요한 상단입니다.이것은 두 단락에서 아래의 방정식 11 발견된다.modulo 작업 언급되었지만 그가 의미하는 것이 뭔지 모르겠어.MESFET

 

[fvm]

각 통합 최소한의 modulo 산술, 그 이상의 overflow에 허용되는 존재 Bmax 비트 (2의 경우에는 ^ n 앗음 요소).

 

[MESFET]

안녕 fvm,

당신의 답변을 맞춰 내 의혹의 핵심이다.이후의 DSP에 새로운
오전, 난 뭐가 뭔지도 "Bmax 비트
위의 overflow에 허용되는 이해가 안 (2의 경우에는 ^ n 앗음 팩터)"을 의미합니다.예를 들어 당신이 내게 줄 수있어?또는 당신이 그것을 설명에 대한 참조 또는 도서를 가지고 있습니까?감사합니다,
MESFET

 

[fvm]

내가 이년 전, Bmax 등록 bitwidth 시작으로, 나중 bitwidth 선형 감축의 종류를 사용하고 다음 정확한 Hogenauer 알고리즘는 CIC 필터를 구현되었습니다.나도 자세히는 나를 위해 일한 Hogenauers 아무 문제없이 원본 종이에서 제외하는 제도를 구현 Dataflow 전혀 생각 못했다.

마찬가지로, U.Meyer - Baeses 도서는 CIC 디자인의 자세한 설명을 제공했다.스캔 버전 EDAboard에 존재하는 것 같아요.

 

[MESFET]

고마워 프롬프트를 회신해 주시기 바랍니다.난 괜찮아, 같은 시뮬레이션에 검증된 작품을 모두 통합하고 Bmax를 차별점을 알고있다.난 뒤에있는 이유가 뭔지 알아 내려고 노력하고 있어요.내게는 사실이다 Bmax 출력에 필요한 bitwidth 무슨 문제지만, 또한 Bmax하는 방법 사이의 단계 bitwidth.그들 Bmax 미만해야하지?MESFET

 

[fvm]

예를 들어, 해당 없음 = 3, 남 = 1, 연구 = 128,, 정도 = 14 빈에 대한 bitwidths = 16
Hogenauers 알고리즘에 따라 (U.Meyer하여 계산 - Baeses 도구) :

- 1 단계 인티.비트 폭 : 35
- 스테이지 2 인티.비트 폭 : 28
- 3 단계 인티.비트 폭 : 22
- 스테이지 1 빗.비트 폭 : 20
- 스테이지 2 빗.비트 폭 : 19
- 3 단계 빗.비트 폭 : 18

모두 - Bmax 디자인을 모두 등록을위한,
( 68 비트) 35 비트 사용
단순 선형 감축 계획, 20 ( 23 비트) 35, 32, 29, 26, 23 일 계산하는 것이

 

[fontp]

MESFET 쓴 :

고마워 프롬프트를 회신해 주시기 바랍니다.
난 괜찮아, 같은 시뮬레이션에 검증된 작품을 모두 통합하고 Bmax를 차별점을 알고있다.
난 뒤에있는 이유가 뭔지 알아 내려고 노력하고 있어요.
내게는 사실이다 Bmax 출력에 필요한 bitwidth 무슨 문제지만, 또한 Bmax하는 방법 사이의 단계 bitwidth.
그들 Bmax 미만해야하지?MESFET

 

[Guest]

안녕하세요,

나는 오전 FPGA 디자인에 전문가가 아니라는 전제로서 : MATLAB에서 VHDL 시뮬레이션을 시도하기 전에 귀하의 디자인을 구현하는 것이 좋습니다 / 모든 데이터 경로를 설정하는 단어가 너비 quantizer 블록을 적용하여 목표에 대한 확인에 따라 일치하는 사이 시뮬 고정 지점 및 부동 소수점 시뮬레이션 결과입니다.
이 프로세스는 고정 지점을 구현하려고하는지도는 FPGA에 대한 (이상에 가까운 결과를 생성) 부동 소수점 시뮬레이션을 합리적인 수준의 신뢰를 얻을 때까지 반복 될 수있다.안부
모글리

 

[fvm]

fontp의 발언에 이어, 그 부동 소수점 시뮬레이션 및 고정 FPGA 합성 다소 차이가이 사건의 부동 소수점의 문제를 밝힐 것.나는
아직 보지 못했다는 CIC MATLAB 모델지만, 내 의견에 대한 통합과 함께
modulo 작업을 포함해야합니다.

operation then.

만약 이중 정밀도 Bmax 길이 시간 mantissa, 시뮬레이션을 거의 일치하도록
다음 이상적 고정 소수점 연산이 예상된다.

 

[MESFET]

모든 가치가 입력을 가져 주셔서 감사합니다.

그냥 테이프 코드를 완료하고 기회를 확인하기
위해 전자 - 메일이 도착할.디자인 작품을 위해서는,이 테이프에있는 모든 통합과 차별화 Bmax를 설정할 수 있도록했다.

내 디자인의 R = 8, 남 = 2, N = 4, 최대 비트 성장률 = 16bits.이후, 빈 = 10bits, 내가 모든 통합자 및 26bits를 차별화의 bitwidth 설정할 수있습니다.하지만 만일 내가이 일을

integrator_1 = 13bits (1 단계)
integrator_2 = 16bits
integrator_3 = 19bits
integrator_4 = 22bits (마지막 단계)

모든 통합 오버플로우 이후, 시간의 문제일 뿐이죠.왜 통합 위의 구성되지
않았을 수 있나요?

도와 주셔서 감사합니다
MESFET

 

[fontp]

비트가 언제 - acurate 정확한 결과를 원한다면 원래 Bmax와 Hogenauer 알고리즘에 어떤 단계에서 수행한다.당신이 원한다면, 당신은 메이어 따라야한다
- Baeses 임의 비트 배포하려해서는 안된다 설계는 CIC - 제로 뜻 (영 직류)와 신호를 제어 오류 수준 필터

그런 것 같은데

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />fontp 의해 2008년 6월 3일 21:08에 편집한 마지막;에서 편집한 1 시간 총

 

[fvm]

아니, 그런식으로 작동하지 않습니다.그것은, 역설적으로 들리지만, 전체 bitwidth 무대에서 처음으로 통합이 필요합니다.당신은 '의도된 출력
폭 언급, 여기에 귀하의 경우에는 14 outpu 너비와 16 일 (수가 의미있는 가치에 대한 Hogenauer의 전정 알고리즘에 따라 bitwidths 않았다.

- 1 단계 인티.비트 폭 : 26
- 스테이지 2 인티.비트 폭 : 25
- 3 단계 인티.비트 폭 : 22
- 4 단계 인티.비트 폭 : 20
- 스테이지 1 빗.비트 폭 : 19
- 스테이지 2 빗.비트 폭 : 18
- 3 단계 빗.비트 폭 : 17
- 4 단계 빗.비트 폭 : 16
출력 폭 14

- 1 단계 인티.비트 폭 : 26
- 스테이지 2 인티.비트 폭 : 26
- 3 단계 인티.비트 폭 : 24
- 4 단계 인티.비트 폭 : 22
- 스테이지 1 빗.비트 폭 : 21
- 스테이지 2 빗.비트 폭 : 20
- 무대 3 빗.비트 폭 : 19
- 4 단계 빗.비트 폭 : 18
출력 폭 16

 

[Guest]

[No message]

 

[MESFET]

나는 신문을 읽고 Hogenauer 비트 정확한 정확한 결과를 얻기 위해서는 매 무대 Bmax로 설정되어야합니다.이건 내가 테이프에 무슨 짓을하고있다.

하지만 두 가지 큰 보채 시간입니다
1."역설".왜 bit_width_stage_1> = bit_width_stage_2> = bit_width_stage_3> = bit_width_stage_4.이 이해할 수있는 직관적인 이유를 생각하지 않을 수있습니다.난 항상 그것 bit_width_stage_4> = bit_width_stage_3> = bit_width_stage_2> = bit_width_stage_1, 내 이유는
후자 bitwidth
단계의 전 단계를 통합하는 결과를 개최보다 더 넓은 동적 범위를 제공되어야한다고 생각합니다.이게 무슨 이유가 어때서?

2.""출력 bitwidth 의도?나는 최종 출력 bitwidth 예고 않았다 Bmax 다른 사업에 비해 적습니다.어떻게 우리가 의도한 출력 bitwidth 결정할 수 있습니까?임의 그런 가요?

모든 질문에 대한 죄송합니다.내가 무엇을 해달라고 부탁하는 것 같아 매우 간단하고 기본.난 아주 CIC에 새로운
오전
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />MESFET

 

[fvm]

출력 bitwidth 주로 응용 프로그램에 따라 달라집니다.나는 당신이 정의 bitwidth와 데이터를 처리하는 가정 당했더군?
results.

당신은, 모든 단계에서 올바른 Bmax bitwidth 비트 정확한 결과를 보장합니다.보통 앗음의 목적은, 비트 입력 데이터의 정확도를 달성하기 위해 현실 세계 측정하는 원인은 상당한 소음 부분을 운반하지 않습니다.보통, 또한 비트 Bmax에서 출력을 줄이도록합니다.

applied.

난 (약 2 년)를 사용하고 있는데 이후로, 캐나다 이민 성은 항상 이론적인 고려의 대상이 아닌, 일반적인 조건을 적용하기 때문에 이러한 문제에 실질적인 측정 수단이되고있다.데이터를 부분적으로 소음에 의해 무작위로 와서 전정 이론 Hogenauers 연주로, 그 아래에 정의된 각 단계의 구속을 유지 bitwidths 계산 오류에 기여했다.그것은 주어진 출력 bitwidth에 대해서만 유효합니다.나는 위의 bitwidth이 계산 과정에서 발생했다.말했듯이, 난 U.Meyer
- Baeses 편의를위한 도구를 사용합니다.내 애플 리케이션을 위해, 제는 CIC VHDL 코어에 기반 계산있다.
bidwith series with pruning
can be seen from Hogenauers paper.

난, Hogenauers 신문에서 볼 수있는 논의와 함께 bidwith
전정 역설 시리즈를위한 이유를 생각합니다.

by the succeeding integrators.

내 단순 설명, 그 첫 번째 통합 단계를 통합하여
낮은 비트는 성공
증폭하고있다.이것은 단순한 숫자의 실험에서, 예를 들어 스프레드 시트 계산기에서 볼 수있다.또한 각 단계에서 완벽하게 MATLAB 비트 감소의 효과를 평가하는 데 더 적합해야한다.

발언, 완전히 결정 때 입력 데이터를 갖고 천천히 변화
DC 전압 예, bitwidth 감소 효과를 보여주는 부분 다르다.내 말은, 그 출력에 사용 라운딩과 작은 해상도 오버헤드 () 기준 Hogenauers 전정 위의 경우에 결정적 비트 정확한 결과를 달성할 수 있지만 0.5 예 발견.그 결과는 주로 numerial ModelSim 분석하고있다.