아이오

[jelydonut]

입출력 버퍼를 추가하는 시점에서 내가 뭘해야하는가?합성 단계의 일부분인가요?Verilog Netlist에 수동으로 추가하거나 합성 단계에서이 부분은 필요합니까?아니면 레이아웃 동안 이루어집니다?

jelydonut

 

[wkong_zhu]

만약 그냥 링크로 도서관과 대상 라이브러리 추가 아이오와 버퍼의 lib 파일을 갖고있다.그 후, 당신은 RTL 코드에 버퍼 아이오와 합성을 추가할 수있습니다.

 

[Guest]

후에 게이트 Netlist으로, 핵심은 RTL 합성

그러면 버퍼에 추가할 수있습니다 아이오와에 양식

전체 Netlist.안부 인사

jelydonut 썼습니다 :

입출력 버퍼를 추가하는 시점에서 내가 뭘해야하는가?
합성 단계의 일부분인가요?
Verilog Netlist에 수동으로 추가하거나 합성 단계에서이 부분은 필요합니까?
아니면 레이아웃 동안 이루어집니다?jelydonut

 

[luancao]

아마 다른 흐름을 올리는 방법을 권해드립니다.

그러나 나는이 한 선호합니다.

당신은 RTL로 serperate 모듈의 입출력을 추가합니다.후에 당신이 당신의 칩 설계에
아이오와 링크의 전체 로그를 합성했다.그럼 자네가 레이아웃에 그것에 IO를 가지고있는 전체의 GTL 서명.

레이아웃 무대에서 같은 방법으로 아이오 쉽게 찾을 수있습니다.그리고 LVS 및 STA 쉽게 할 수있다.

 

[Guest]

[No message]

 

[dr_dft]

여기 다른 가능한 흐름입니다.스캔 가능한 JTAG 경계를 사용하는 경우, Synopsys의 BSDCompiler과 멘토의 BSDArchitect과 같은 몇 가지 도구를 모두 경계하고 디자인에 관련된 입출력 버퍼
세포 검사를 삽입할 수있습니다.

 

[claint]

당신이 도서관에서 아이오와 공급 업체의 유형을 선택과 RTL 단계에서 모듈에서 아이오와 인스턴스를 만듭니다.

 

[odeafeiner]

우리의 디자인에서, 우리는 도구는 아이오와 유형을 선택해서는 안된다.당신 Inst한다.the은 RTL 최상위 레벨에서 자신은 아이오와 유형입니다.파티션이 : rtl_core과 같은 rtl_pad한다.
당신은 합성 흐름 중에 만지지 말라은 아이오와 패드를 설정할 수있습니다.

안부,

 

[Guest]

최대한 빨리 게이트의 핵심은 RTL 합성 Netlist에있다면 추가할 수있는 버퍼가 아이오와에 양식

전체 Netlist.

 

[bkat]

또한 직류와 버퍼 아이오 추가
Netlist로하면 게이트의 핵심은 RTL 합성이

 

[Guest]

나는 아이오와 패드 블록은 다른 기능 블록에서 분리되어야한다 resue 완화 선호!

일부 공장에서 제공한 이후의 IP 패드 덜 타이밍, 우리 회사의 IP custermised 것들을 대체하기 위해 사용하고있는 공장의 lib 디렉토리에서 제공하는 정확한 패드.완전히 새로운 시스템을 구현을 위해, 먼저는 lib contraints 함께 제공되는 디자인은
아이오와 패드를 사용하여 합성.나중에, 당신은 더 나은 귀하의 설계 요건을 adpat들을 customerize 수있습니다.

 

[brianhe]

odeafeiner 썼습니다 :

우리의 디자인에서, 우리는 도구는 아이오와 유형을 선택해서는 안된다.
당신 Inst한다.
the은 RTL 최상위 레벨에서 자신은 아이오와 유형입니다.
파티션이 : rtl_core과 같은 rtl_pad한다.

당신은 합성 흐름 중에 만지지 말라은 아이오와 패드를 설정할 수있습니다.안부,

 

[beckchm]

첫째, 당신은 lib에 있어야합니다.그때 당신은 코드에 아이오 삽입

합성 확인됩니다.