N
nijMcnij
Guest
안녕 모두, 누군가가 어떻게 verilogA에서 설명한 혼합 신호 모델을 시뮬레이션 종지 아날로그 환경 (유령)를 사용하는 말씀해주십시오 수 있습니다. 많은 감사
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
E
eng_Semi
Guest
UR 디자인이 하나 이상의보기가있는 경우 (설계도, av_extracted를 veriloga는, ... 등)과 시뮬레이션을 볼 수 chosse 수있는 구성보기 (계층 구조 편집기)를 사용합니다. 그런 다음 평소처럼 시뮬레이션.
S
safwatonline
Guest
[인용 = eng_Semi] UR 디자인 하나 이상의보기가있는 경우 (설계도, av_extracted, veriloga을, ... 등)를 함께 시뮬레이션을 볼 수있는 chosse 수있는 구성보기 (계층 구조 편집기)를 사용합니다. 다음은 평소처럼 시뮬레이션. [/ 인용] 안녕하세요 반, 내가 cadance를 사용하고, 내가 시뮬레이션을 만들려고 할 때 나는 각 설계 단계에 대한 새 셀 (설계도, verilog, 등.) 작성 전에 따라 세포의 서로 다른 레벨을 추가할 수 있습니다 한 셀 및 시뮬레이션하는 동안 나는 시뮬레이션하는 수준으로 선택할 수 있을까? thnx 및 안부. a.safwat
Y
yaxazaa
Guest
verilogA 파일을 편집하면 심볼을 생성합니다. 다른 회로도보기에 인스턴스를 만듭니다. 이 후, 아날로그 아티스트의 다른 시뮬레이션과 같은 것입니다.
H
Hughes
Guest
당신은 yaxazaa가 언급한대로 방식으로 verilogA을 시뮬레이션하실 수 있습니다. 같은 세포에 대한 여러 견해를 갖고있다면, 사용하는보기를 선택하려면 "스위치 목록보기"를 사용할 수 있습니다. "설정 envirionment"형태에서 "스위치보기"를 설정합니다. veriloga보기를 사용하려면 다른보기 (예 : 도식보기) 이전 veriloga를 넣어.
N
nijMcnij
Guest
여러분의 도움이 의견에 감사, 내가 담당 redisrtibution SAR ADC의 시스템 동작을 시뮬레이트하기 위해 노력하고, 내가 verilogA의 비교, 콘덴서, 스위치 및 제어 로직에 대한 모듈을 만들었하고, 지적으로 그리고 그 기호를 생성 코멘트에, 어떻게 지금 남아 것은 하나의 도식에서 전체 시스템을 연결 후 시뮬레이션을 실행하는 것입니다 .... 그건 내가 아직 밝혀 내지 못했했던 것입니다. 1 - 어떻게 특정 주파수와 진폭과 죄악의 파도 소스를 추가하려면 어떻게합니까? ... 내가이 함수 vsource ()의 알아,하지만 난 도서관 관리자에서 vsource 또는 vsin를 추가할 수 있습니까? 2 - 어떻게 나는 아날로그 환경을 사용할 수 있습니다 ... AC 시뮬레이션을 (과도 AC, DC, 또는 어떤 U를) 설정하고 분석을 선택을 누릅니다 할 ---> DC는? 3 - 어떻게 출력을 계획하고 파형 표시되는 이유는 무엇입니까? 많은 감사
H
Hughes
Guest
당신은 트랜지스터 수준에서 SAR ADC를 시뮬레이션할 원하는 가정합시다. 당신은 비교기, 스위치 및 기타 부품 설계도보기를 만들 수 있습니다. 귀하는 또한 이러한 하위 회로에 대한 기호보기를 만들 수 있습니다. 당신은 비교기, switchs 및 기타 부품의 기호보기를 사용하여 SAR ADC (SARADC라는)의 상위 대부분의 설계도보기를 만들 수 있습니다. 그럼 당신은 SARADC / schemetic에 vsin, vpwl, vpulse을 (analogLib에서) 추가합니다. 그럼 당신은 ADE를 사용하여 desing을 시뮬레이션하실 수 있습니다. verilogA로 시뮬레이션하는 것은 위의 경우와 같습니다. 당신은 비교기의 veriloga보기를 만들 수 있습니다. 기호보기가 존재하지 않는 경우, 당신은 하나를 만들라는 메시지가 나타납니다. 당신은 선택적으로 기호를 수정할 수 있습니다. 당신은 동일한 방식으로 veriloga의 전망과 기호 전망 콘덴서의 스위치 및 기타 부품을 만들 수 있습니다. 계층 구조 디자인, 당신이 일반적으로 오히려 하위 회로에 전화를 도식 이상의 기호보기를 사용하기 때문에 SAR ADC의 최상위 대부분의 회로도보기, 위의 경우와 동일한 수 있습니다. 따라서 시뮬레이션 절차는 동일합니다. 당신은 최상위 대부분의 설계도에 vsin, vpulse, vpwl 인스턴스를 추가합니다. 그런 다음 디자인보기 전체 회로도 예제처럼 파형 추가 시뮬레이션에 ADE를 사용합니다. 유일한 차이점은 모든 하위 회로 배선도보기 및 veriloga보기 모두있다면 당신은 '스위치 목록보기 "에서"설계도 "전에"veriloga "를 넣어해야합니다.