실제 컴파일러의 위반을 보유

[rogger123]

안녕하세요, 저는 DC를 사용하여 내 RTL을 합성입니다. 실제 기능 시계와 함께 초기 컴파일 후 모든 기능 시계를 제거하고 하나의 시계 "검사 시계"를 정의하여 증분 컴파일을하고있는 중이야. 또 DC이 시계의 모든 대기 시간 위반 문제를 해결에 도착. 나는 네트리스트를 작성하고 실제 컴파일러로 이동합니다. 내 의심을 중심으로 어디이 있습니다. 내가 네트리스트와 DEF 파일 (floorplan)을 할 읽을 실제 컴파일러 (PC)를 사용하면 또한 내가 DC에 읽어 내 원래의 RTL에 적용된 모든 제약에서 읽을 필요 (예 : 시계 definations 등) 난 단지 오전 physopt 사용 - 다음 것은 physopt 한 라운드를하고 이후 옵션의 일부를 내가 내 모든 디자인 시계를 제거하고 내가 DC에 그랬던 것처럼 한 개의 새 시계의 "스캔 시계"를 작성하고 다시 physopt을 실행해야합니까? 제가 위에서 언급한 흐름을 다하고 노력했다. 난 내 기능 시계를 제거하고 새 스캔 시계를 정의하여 두 번째 시간을 physopt 실행하면. PC 시간 위반을 보유 몇 번이고보고 이러한 위반 사항을 해결하기 위해 beffers를 추가 시작합니다. 하지만 DC의 그것은 위반을보고하지 마십시오. 이러한 위반은 PC가 PC에서 시간 위반을 보유의 결과 wud 아니라 DC의 방법으로 세포를 배치의 결과입니까? 내가 worng 또는 everythign 잘못 gettingsomething 맞지? rgds rogger

 

[eda_wiz]

예은 (는 UR origianl 제약이 있습니다. dB 파일과 같은 네트리스트를 작성하지 않는 한)도 PC에 대한 모든 DC 제약을 사용하는 데 필요한 .... PC에서하기 보류 위반 (DC의 cudnt 수있는 잘못된 wireload 모델의 becoz 그것을 발견) 괜찮아 ... PC가 PDEF 배치 정보를 가지고부터 잘 타이밍을 예측할 수 있습니다. 그러나 더 나은의 사소한 경우, PNR에서 위반 행위가 개최 고쳐 ... 주요 U는 PC / DC의 수정 수있다면 .... 또한 더 나은 대신 DC를 사용하고 PC에 G2PG보다 PC에 RTL2PG 흐름을 사용하여 ... 하나의 종이는 시시한 지역에 배치 결과 게이츠 흐름 RTL 말합니다 ..... DC에 비해 및 PC와 함께 G2PG .. UR 경우에 ... DC는 보류 위반을 찾을 수 없습니다 않았으므로 말하자면, 그것은 높은 드라이브 FF를 사용했을 수도 ... 이 PC를 해결하면서 대신 FF를 줄여서의 버퍼를 추가할 수 있습니다. 어떤 흐름을 RTL2PG 이상의 지역 및 전원 결과 ...

 

[rogger123]

안녕하세요, 제가 rtl2placed 게이츠 흐름 PC가 언제 개최 시간 위반을보고하지 않는 경우. 하지만 내가 DC를 통해 전체 설계를 실행하고 때 네트리스트를 작성하고 shud PC 보고서 위반을 보유 왜 같은 제약 조건과 함께 PC를 통해 읽어보세요. DC가 이미 violations.wouldn 't PC가 교체 그 같은 검사를 사용하고 위반 무료로 플립은 DC가 삽입되었다는 퍼 잡아 제거하는 높은 드라이브와 FF를 사용했을 때? 그 경우에는 그것과 어떤 위반 사항을보고하지 shud해야하는 무언가가 .... rgds rogger