시뮬레이션 조종사 모델

[snake0204]

안녕하세요?

내가하려고하면 작동하지 않습니다 그것은 디자인을 시뮬레이션 조종사 내의 모델을.내가 모델로 시뮬레이션에 배치합니까 오전 사용 자일링스, ISE에게 modelsim와 도로.난 블록 제한된 제 제에 제약을 글로벌 디자인을 배치 100mhs입니다시 실행합니다.여기에 간단한 회로 가산기의 내있는 코드.모든 입력 신호가 없는데 CLK의 에지 에 등록 양식 입출력 패드를하고 있습니다.나는이 오전 새로운 분야 그냥 것들을 탐험 시작했다.

시작 신호 에지 클럭입니다 만든 높이에서 시작 없는데 에지 블록을 봤어요 낮은 모드에서 다음 .

어떤 도움을 주시기 바랍니다 감사합니다!

-이 과정은 신호를 등록하는 모든 입력 데이터 및 제어
의 IP : 프로세스 (CLK)
하는 BEGIN
면 CLK '이벤트와 CLK = '1'을 클릭한 다음
있다면 RST = '0 '을 클릭한 다음
START_REG <= '0 ';
D1에 <= (기타 => '0 ');
D2에의 <= (기타 => '0 ');
싫다
START_REG <이 = 시작;
D1에 <= DATA1;
D2에의 <= DATA2;
끝면;
끝면;
최종 공정;

-이 프로세스 제어 블록 전체가 기계 유한 상태
PP : 프로세스 (CLK)
하는 BEGIN
면 CLK '이벤트와 CLK = '1'을 클릭한 다음
있다면 RST = '0 '을 클릭한 다음
국가 <= 유휴;
싫다
사례 국가입니다
유휴 상태일 때도 =>
다음 '면 START_REG = '1를
국가 <이 = ADD가;
싫다
국가 <= 유휴;
끝면;
때> ADD가 =
다음 '면 START_REG = '1를
국가 <이 = ADD가;
싫다
국가 <= 유휴;
끝면;
최종 사례;
끝면;
끝면;
최종 공정;

- FSM 출력
OUP : 프로세스 (상태)
하는 BEGIN
ADD_EN <= '0 ';
사례 국가입니다
유휴 상태일 때도 =>
NULL은;
때> ADD가 =
ADD_EN <= '1 ';
최종 사례;
최종 공정;

- 가산기 회로
REG_P : 프로세스 (CLK)
하는 BEGIN
면 CLK '이벤트와 CLK = '1'을 클릭한 다음
있다면 RST = '0 '을 클릭한 다음
DATA_OUT_REG <= (기타 => '0 ');
ELSIF의 ADD_EN = '1 '을 클릭한 다음
DATA_OUT_REG <= D1과 D2에 ;
끝면;
끝면;
최종 공정;

 

[Guest]

왜 모델을하는 조종사 시뮬레이션 자네가 노력을?디자인하는 실제와하는 데 문제가?

일반적으로, 우리는 모델을 조종사 시뮬레이트 결코 시도합니다.대신, 우리는 그 자체 HDL 코드를 시뮬레이션 할 기능을 클릭한 다음 속도에 의존을 보장하기 위하여 타이밍 제약에 게재됩니다 FPGA를.받는 작업을 진행하게 많은 노력을 너무 느려 (너무 우리는 시뮬레이션을 실행하지 조종사 모델들이 있기 때문에.)

시뮬레이션을 완료하지 않으면 기능이있어, 그 시작합니다.자일링스의 디자인에서, 우리는 리셋 밖에 가질 포함 와서 "glbl.v 설계는"받을 수 있습니다.우리는 또한 도서관 simprim과 unisim 자일링스 시뮬레이션 라이브러리처럼 필요 몇 가지를 포함합니다.모델 가져오기 기능 조종사 시뮬레이션 시뮬레이션 폭행하기 전에 먼저 작업.
포스트 다시 정확히 무슨 신호의 상태 위치 : 그들은 그들이 '- 갇혀에서 높은부터 Z에서 '1'또는 '0 '일명하거나 알 수없는, 엑스'.

 

[Guest]

[No message]

 

[snake0204]

.... 답변 감사에 대한

난 괜찮아 잘 동작 시뮬레이션 기능을 내 모든 문제를 함께 할 필요가 없습니다.난 작품 확실히 모든 건 그냥 만들 오전 모델 조종사 노력을 시뮬레이션할 수 있습니다.

내가 자일링스 simprim unisim 시뮬레이션 라이브러리의 모든 양식에 포함되어 않는 도구는 자일링스 이세 그게 전부가 아니라 큰 문제가 그 날 위해.

다른 게시물에 내 주시기 바랍니다 꼴이 http://www.edaboard.com/viewtopic.php?p=1012610 # 1012610
그림을 어디에 파도 내가 게시된 시뮬레이션에는 가장자리 봤어요 CLK에서 신호에 시작 FSM입니다 상태를 때 스위치 내 디자인, 당신은 없는데를 수 있는지 다음 시작을 신호로가는 높은 드롭 봤어요 가장자리와 가장자리하지만 상태가 동일하게 남아있다.

면 CLK '이벤트와 CLK = '1'을 클릭한 다음
면 스타트 = '1 '을 클릭한 다음
국가 <이 = NEXT_STATE;
싫다
국가 <이 = CURRENT_STATE;
끝면;
끝면;

파 시뮬레이션 가장자리 때 훌륭한 작품 다음에 신호를 낮은합니까 시작되지 드롭.