시뮬레이션 결과이 틀렸어요.

[drba]

안녕하세요,이 VHDL 언어의 새로운입니다. 나 VHDL에서 비동기의 구조적 스타일 (MOD 17) 카운터를하고있는 중이야. 나는 자일링스에게 이세를 사용하고 있습니다. 합성 중에는 아무런 오류가 관찰되지 않았습니다. 그러나 시뮬레이션에서 모든 플립플롭 출력은 'x를 보여주는데, 내가 뭘 잘못 될 일을. 이 도와주세요. 감사 Drba

 

[FvM]

[견적] 그러나 시뮬레이션에서 모든 플립플롭 출력이 게재되고 'X [/ 인용] 디자인이 재설정 각각 신호의 적절한 초기화를 그리워하는 경우는 예상되는 동작입니다.

 

[drba]

안녕하세요, 전 모든 초기 조건을 적용했습니다. 그 파형은 이전 즉 XXXXX 같다. 내가 inout 신호로 flipflop 출력 (Q4, Q3, Q2, Q1, q0) 넣고 포트 선언에서 그들을 initilalize 경우 하나 재미있는 것은이다, 아무 노력하고 있습니다. 내가 초기화 후 신호로 그들을 선언하고있다면 동일한 오지 않아. 왜 행동 이런 종류의? 감사 drba

 

[kirill]

하이 코드를 게시

 

[FvM]

"xxx는"잘못된 설계 로직이나 타이밍 문제를 의미하면서, 그 누락된 초기화 실제로 "uuu"가치를 제공 기억. 나는 이전 용어 "비동기"를 간과. 그것이 의미하는가, 당신은 가장자리에 민감한 절차없이 카운터 있나요? 이것의 사실은 합성되지 않습니다.

 

[drba]

안녕, 난 내 코드를 송신하고 있습니다. 그것은 합성 받고 uuuuu 같은 결과를 보여주고있다. 난 신호 S1을 재설정 초기화 값을주는 했어요. 하지만 시뮬레이션 결과는 uuuuu입니다. 이전 그것이 XXXXX를 보이고 문제를 설정하기 때문에 [대신 VHDL의 IE를, verlog는 속성 설정에 선정되었습니다]. 내가 ISE9.1를 사용하고 있습니다. 감사 drba

 

[drba]

내가 예상 시뮬레이션 results.Problem 인해 초기화되지 않은 리셋 신호입니다 있어요. 회신 도움이 FVM입니다. 감사 drba