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sivarajm
Guest
안녕하세요 ...
나는 하나의 코드 (VHDL) 디자인의 200MHz에서 작동했다.내가 코드를 반환했습니다.내 목표는 도구 버텍스 5.그러나 이세 제약을 고려해 봤을때, 제가이 문제에 직면입니다.
3 가지 옵션 CLK에 대한 데르 수있습니다 :
기간 :
패드를 설치하려면 :
패드에 CLK :
모두 세 가지 옵션이 들어 내가 5ns했다.장소와 경로 후, 내가
"1 제약하지 못했습니다"라고 경고.여기 일은 내가이 났네
메트로 : 없음
제약 : Comp CLK 후 5ns = 밖으로 오프셋
체크인 : 최대 지연 시간
WorstCase 멋대로 : - 3.536ns
베스트 도달 : 8.536ns (참고 : 5ns 초과)
타임 오류 : 20
타이밍 점수 : 68025
위의에 대해서만 밖으로 오프셋, 2 남은위한 공화국이다
U 왜 발생하고 말해 줄 수 있어요이 문제를 어떻게 극복?
나는 하나의 코드 (VHDL) 디자인의 200MHz에서 작동했다.내가 코드를 반환했습니다.내 목표는 도구 버텍스 5.그러나 이세 제약을 고려해 봤을때, 제가이 문제에 직면입니다.
3 가지 옵션 CLK에 대한 데르 수있습니다 :
기간 :
패드를 설치하려면 :
패드에 CLK :
모두 세 가지 옵션이 들어 내가 5ns했다.장소와 경로 후, 내가
"1 제약하지 못했습니다"라고 경고.여기 일은 내가이 났네
메트로 : 없음
제약 : Comp CLK 후 5ns = 밖으로 오프셋
체크인 : 최대 지연 시간
WorstCase 멋대로 : - 3.536ns
베스트 도달 : 8.536ns (참고 : 5ns 초과)
타임 오류 : 20
타이밍 점수 : 68025
위의에 대해서만 밖으로 오프셋, 2 남은위한 공화국이다
U 왜 발생하고 말해 줄 수 있어요이 문제를 어떻게 극복?