시계 전력 손실에 대한 듀티 사이클의 효과

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a_shirwaikar

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안녕하세요, 저는 클럭 신호의 듀티 사이클 직접 전력 소실에 영향을 줄 수 있는지 알고 싶어요? 듀티 사이클 한 클럭 동안의 평균 전압을 정의 것이, 시계 전력 소실로 인해 발생하는 전력 손실이 동일에 따라하려는 그렇지 않나요? 어떤 도움을 크게 주시면 감사하겠습니다. 감사합니다!
 
상황에 의존 될하거나하지 않을 수 있습니다로. 여러분의 응용 프로그램의 계획은 무엇입니까?
 
듀티 사이클이 0 또는 100 % 가까이하지 않은 경우 순수 논리 회로에 대한 그 영향력은 작은되어야합니다.
 
CMOS 프로세스를 생각해 봅시다. 이 인버터에 50 %의 듀티 사이클 시계를 공급하는 경우 인버터는 전원 공급 장치에서 도착을 통해 무엇이 현재 평균인가요? 그러면 듀티 사이클 90 %로 변경와 10 %로 그 차이가 miniskule입니다 볼 수 있습니다. CMOS에서는 전압 레벨에 있지만, 변환에 의존하지 않기 때문에 그런거야. 당신이 0 % 또는 백퍼센트 dutycycle이있다면 같은 인버터는 = 0 IDD됩니다. 그러나 스위칭 주파수를 변경하면 IDD도 변경됩니다. 네, 당신은 1V에서 5V IDD으로 이동합니다 VDD 경우도 변경됩니다. 이유는 CMOS 인버터의 전력 소비는 주로 VDD와 GND 사이의 전류를 (I 소홀히은 게이트 등을 충전) 크로스입니다
 
그건 사실이야 .. 하지만 전송 와이어 저항 / 임피던스로 인해 클럭 신호의 단순한 전력 소실에 대해? 열 또는 다른 요인으로? 그게 정말 무시할? 그리고 wouldnt 그 한 기간 동안의 평균 클럭 전압에 의존? 여기서 내 생각에 CMOS 인버터를 무시하고 단지 한정된 물리적 저항과 와이어를 통해 전파 클록 신호에 국한 해요 ..
 
상기 분석 오래된 프로세스에 해당하는 장치에 누설을지지 않습니다. 그러나, 깊은 서브 마이크로 프로세스, 누설이 커지고되고 있습니다. 이 누설이 고려하는 경우, 듀티 사이클은 전력 소비에 영향을 줄 수 있습니다. 그리고 와이어 저항도 더 많은 전력 소비를 도움이 될 것입니다.
 
[견적] 및 와이어 저항도 더 많은 전력 소비를 도움이 될 것입니다. [/ 인용] 와이어의 길이가 큰 경우. 적극적인 저항이 아주 작은이며, 반응 저항은 전력 소비하지 않습니다.
 
부하 효과 또는 누설은 무시할 수 없습니다 - 그냥 간단하게. 그것이 무엇을 -하지만 동시에 - 당신이 65 나노미터 (내가 여기있는 사람들이 그런 아무것도 의심) 용량성 부하 가면 누수가 중요하다? 출력 fets의 하중을 청구해야하기 때문에 가장자리를 느려집니다. 그래서 크게 간소화 경우에도 그것은 여전히 보유하고 있습니다. 이 좋은 종이를 생각 : focus.ti.com/lit/an/scaa035b/scaa035b.pdf
 
감사 테디 .. U 같은을 최소화하기 위해 CMOS IC의 및 방법의 전력 소비에 대한 좋은 논문을 더 이상 링크가있어?
 
이것은 디자인이 레벨 트리거 또는 가장자리가 실행 여부에 따라 달라집니다
 
CMOS 게이트에 대한 평균 드라이브 전류는 C * V * F, C는 입력 커패시턴스가 어디 있는지, V는 전압이며, F는 클럭 주파수이다. 이것은 듀티 사이클에 대한 동일하고 현재 펄스는 변환하는 동안 발생합니다. CFV ^ 2로 수확량의 총 전력 누수를 무시. 누수 깊은 submicron 프로세스에 대한 중요한 문제가된다. 그것은 90 나노미터와 작은 기하학에서 실제 문제가되기 시작한다. 많은 submicro IC의 여러 게이트 옥사이드는 게이트 임계값을 제어하는 두께있다. 낮은 임계값보다 빠른 장치를하지만 높은 누수를 얻을 수 있습니다. 높은 임계값 낮은 누설하지만 속도가 느린 장치를 산출. 두꺼운 산화 높은 전압 I / O의 또한 필요합니다. 복잡한 IC의 경우 클럭 트리 전체 칩 전력 소모에 signficant 가산기 수 있습니다. 브랜치 클럭 게이팅는 전력을 저장하는 IC에서 비활성 기능 블록에 클럭을 종료 고용 있습니다.
 
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