시계 요소 squential의 핀에 적용 CLK 신호가 없습니다

[zhipeng]

장소하면 그 덕분에 신호를 전 시계에 적용된 논리 요소 일부 조합은 만남 SoC이며 핀 CLK 적용되지 직접 RTL 컴파일러로 비동기식으로 순차적인 요소가 그것이다 치료?

의 연속 요소 핀 D - 칩 출력 (동기식) 클럭과 동일하거나에게이 시계, 타이밍 경로, 분석하지 않습니다.어떻게 해석합니까 타이밍 내가 강제로 RTL 컴파일러 및 이러한 경로를 포함 SoC 만남가?감사합니다.

 

[Guest]

[No message]

 

[randyest]

이해가 완전히 안.네, 클럭 신호는 일반적으로하지만, 래치 퍼에 연결할 시계 핀에 (순차 세포 숫양을) 그들은 성문 수있는 시계처럼 적용도되고 (조합 논리)이나 퍼 (데이터 입력과 같은 구분선을 만듭니다.) 경우 시계 신호가 의도를 조합하는 것 이해 도구 논리 연구 및 P & 합성 확신을 갖고 신중하게 만들 특별한 타이밍 제약을 만들 수 있습니다.

자세한 내용을하면 도움이 아마 당신은 할 수있게 내용을 좀 더 제공합니다.

 

[eltonjohn]

내 생각은 받아 내 이해 뭐가있다는 asked.Here 당신은 :
매크로 셀에 대한 입력은 클럭 수있는 수 있습니다. 그러나 문제는 경주입니다 것이다 당신이. 회로 당신이 될거예요 비동기식 behavior.Though를 결정하는 하드와 "그것이"작동한다. 합성 도구는 보증하지 타이밍 존경하고 있습니다. 특정 라인을위한 시계 때마다 당신이 의지 당신이 노선 이유는 무엇인가 칩 다른가 취득 그럴 타이밍이됩니다. 당신이 라인들을해야 사용할 수 있습니다. 그리고 macrocell 예선을 신호 사용하는 다른. 비동기 디자인 aidea하는 나쁜.
내가 그 생각을 선포하려고 그 다음 물리적 제약에 하드 도구 것입니다 아주 확인합니다. 전에 시작 되었을때 난되었다 년간 15 기억합니다. 나! 하루 전체가 같이 일하는 라우터를 similar.The의 노력으로라도. 결과는 매우되지 않았습니다 좋아요.

 

[randyest]

eltonjohn의 게시물이 생각하는 데 도움이 더 날 이해 귀하의 상황을.

set_min_delay을 원하는 경우 사용하실 수 있습니다 set_max_delay에 당신이 경로를 제약 비동기.당신은 여전히 등, metastability 가지고 루프를 불안정하게 될 매우 신중을 피하기 경쟁 조건을하지만, 그것은 가능합니다.

 

[jassen]

논리 말고 이러한 클럭 트리를 가진 당신은 작성할 수 있습니까?당신은 시계의 뿌리를 이동할 수 있습니다 로직 후 이들.
아니면 당신이 필요 논리 이러한 디자인에 대한 업데이 트를 동기화합니다.