시계 디자인

N

novicevlsi

Guest
모두 안녕

첨부된 문서를 참조하시기 바랍니다.

에 가기 시계에 대해 주어진 파형을 D6, d2, D3, d4로, D5, D1에을 창출 할 수의 최선의 방법을 제안 중 하나.

단, 해당 파형에 D6 - D1에 고장이 있어야합니다 않다 어떤.
동기식 카운터를하면 우리가 사용하고 고장을 우리는 게이트 출력을 함께 시도 디코딩.

그러니 제발이 있습니다 becoz 피하고 고장, 누구나 최상의 방법을 제안,
D1에 - D6 파형 회로를 다른 트리거링을위한 시계로 사용될 수 없습니다합니다.미리 감사드립니다.

praven
미안하지만, 당신은 첨부 파일이 필요합니다 보려면 로그인을에

 
시계가 당신의 디자인은 가장자리에만 상승에 의해 트리거를 사용 퍼 거죠?

 
제발로 세대를 작성 시계 muxed - 4 참조하는 방법에 대해 토론하는 디자인 무료 새고 있어요!

당신은 "톰슨을 수있는"이름을 검색 그것을 사용하여행운을 빌어요!톰슨

 
친애하는 bronzefury,

이 D6를 파형 - D1에, 양날 긍정적인 트리거하는 데 사용되는 수 퍼를

회신 주셔서 감사합니다

praven

 
안녕하세요,

하는이 도움이 될까요?제발 첨부를 참조하십시오.

청동
미안하지만, 당신은 첨부 파일이 필요합니다 보려면 로그인을에

 
.... Verilog 코드를 다음과 같은 체크 아웃
다시 한 번 오전 게시 이건 ...
희망이 도움이!

코드 :

모듈 시퀀서 (CLK, 재설정, D1에, d2, D3, d4로, D5, D6);

입력 CLK, 재설정;

출력 D1에, d2, D3, d4로, D5, D6;

, shift_neg 5시] shift_pos의 [교체;D1에 = [0] & [0] shift_neg을 shift_pos 할당;

d2 = [1] & [1] shift_neg을 shift_pos 할당;

D3 = [2] & [2] shift_neg을 shift_pos 할당;

d4로 = [3] & [3] shift_neg을 shift_pos 할당;

D5 = [4] & [4] shift_neg을 shift_pos 할당;

D6 =이 [5] & [5] shift_neg을 shift_pos 할당;항상 @ (posedge CLK 또는 posedge의 재설정) 시작

면 (다시) 시작

shift_pos <= 4'h1;

결국 다른 시작

shift_pos은 <= (shift_pos [4시]은, shift_pos은 [5]);

끝

끝항상 @ (negedge의 posedge CLK 또는 재설정) 시작

면 (다시) 시작

<= 4'h1을 shift_neg;

결국 다른 시작

shift_neg <= (, shift_neg [4시]을 shift_neg [5]);

끝

끝endmodule / / 시퀀서
 
내가 파형을 가지고 원하는,

처음 플롭 낮추고 미리 모든 다른

, 첨부된 파형과 회로 다이어그램을 참조

파형은 무료입니다 결함

유일한 문제는 신호 타이밍 추가와 퍼의 각 증가 보인다 수 리니어, 한 번 더 팔딱 거려가 필요합니다.

) 8 개 대신에 (같은 퍼의 수를 최소한 우리가 디자 인한 8 타이밍 신호만을 퍼 3- praven
미안하지만, 당신은 첨부 파일이 필요합니다 보려면 로그인을에

 
이 카운터는 반지의 출력입니다.필요 우리는 2 ^ N 개의 상태를 생성하려면
2 ^ n 플립 퍼군요.

또는 그것을 디코딩 이동을위한 존슨 카운터

 
, novicelsi

50분의 10이 될이 있고주기가 임무 왜 이유?또한, 왜 문제가 팔딱 거려 계산?칩 귀하의 당신은에 자리가 모자랄 밖으로?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top