시계의 상승 ege가 개발중인에 0되지 않는 이유

[tarkyss]

언제 excute 개발중인 또는 디자인 컴파일러 시작 지점에 report_timing가 클럭 신호이지만, 시계의 상승 에지 시간이 0 것이 아니라, 정확히 기간의 절반에 있지만 create_clock는 0부터입니다. 이 때문에 전파 지연의 이유면, 정확히 절반에서 불가능하다 생각합니다. 나는 시계가 어쩌면 거꾸로 생각하지만 그것은 게이트 레벨의 코드를 확인하기 어렵다.

 

[steven852]

나는 해답을 모르지만 당신은 시계 불확실성과 crpr (시계 reconvergence의 비관 제거)에보고하려고 할 수 있습니다. 이들은 retiming 또는 시간 빌리는 조정을 할 때 클럭의 상승 에지가 부정하게 될 것입니다. 할 수있다면, 당신의 발견이 무엇인지 알고 봅시다.

 

[wwfhm2002]

당신은 시계 경로를 볼 수 타이밍 것입 - full_path 옵션을 보고할 수 있습니다.