시계를 실행 NCVer | 로그인 문제, oneshot에서

[jelydonut]

이것이 갖는 문제의 메신저입니다 ... 나는 시계를 실행하고 상승 에지 나 예금 1 "신호"라고 말할 수와 같은 시뮬레이션 시간에. 그럼 난에서 oneshot를 만들려고 .. 그래서 .. 항상 @ (posedge clk) signal_dly

 

[AlexWan]

안녕하세요, 저는 DFF의 sturcture 생각 jelydonut : 항상 @ (posedge clk) signal_dly

 

[cnspy]

입니다 항상 @ (posedge clk) signal_dly

 

[AlexWan]

[인용 = cnspy]은 늘 @ (posedge clk) signal_dly

 

[cnspy]

그렇게 생각하지 않아요. clk.rising 전에 신호 값 변경됩니다. 사용 signal_dly 그것의 가치를 바꿀 수있다 "asssign". 하지만 항상 clk와 블록, signal_dly는 변경되지 않습니다.

 

[AlexWan]

[인용 = cnspy] 나는 그렇게 생각하지 않아요. clk.rising 전에 신호 값 변경됩니다. 사용 signal_dly 그것의 가치를 바꿀 수있다 "asssign". 하지만 항상 clk와 블록, signal_dly은 변경되지 않습니다. [/ 인용]를 안녕, cnspy 처음에 나는 이것도 믿을 수 없습니다. 그럼 블록을 작성하고 시뮬레이션. 당신은 좀 더 시간을 갖고 있으면, 당신은 당신의 시뮬레이터에서 할 수 있으며, 다른 도구를 비교합니다. 우리에게 결과를 알려주십시오! 행운을 빌어!

 

[cactus_studio]

안녕하세요, jelydonut, 당신은 바로 이것이 oneshot의 circuit.The의 oneshot 펄스의 상승 에지 '신호'에 generateing입니다. 나는 그것 시뮬레이션 및 소스 코드가 첨부되어 있습니다. 나는 그것 노스캐롤라 - verilog에서 시뮬레이션, 그래서 몇 가지 변경이 modelsim에 만들 수 있습니다. cac 모듈 oneshot은; signal_dly 레지, 신호, clk; 매개 변수 지연 = 1; 초기 # 5를 시작합니다; clk = 0; 영원히 clk = # 10 ~ clk; 끝 초기 # 7을 시작; 신호 = 0; 영원히 신호 = # 20 ~ 신호를 ; signal_dly @ (posedge clk) 항상 끝