시계를 가상>에 관한

[kotta]

하이 모두

수있는 하나는 논리를 게시하시기 바랍니다 콤보 시계를위한 constarining 가상 회신을 참조하십시오.안부
sreedhar

 

[sree205]

디자인에서 입력 지연으로 콤보 논리 필요가 없다 시계를 wrt을 지정하는 출력 지연.이 시계는 제약 조건에 만든 논리에 매핑됩니다없는 / 핀 포트를 어떤.따라서 이름이 가상 시계

만약 내가 틀렸다 날 추신 : 수정 :.

 

[dcreddy1980]

안녕하세요,

그것의 논리 블록 콤보 하시다면 set_min_delay 제약을위한 set_max_delay도 사용하지 compulsary하는 데 사용할 수있는 가상의 u / 출력 포트 ... 입력을 클럭을위한 constraining.

감사합니다
dcreddy

 

[shiv_emf]

set_max_delay은 타이밍 레벨의 물리적 제약이 높다 ...

하시다면이 경우 ... 명령으로 하나의 지연 시간을 최대 suming 전체
하지만 u 사용하여 입력 지연 wrt 시계 콤보 지연이 .. 찍은되지 않습니다
추신 : 정정 해줘 ... 잘못한다면 내가 너무

 

[Guest]

[No message]

 

[vlsichipdesigner]

정적 타이밍 분석에 확인이 기사를
당신이 개념을 것입니다 시계에 대해 정말 이해가 가상 세계와 왜 그것이 세계는 외부 제약 모든 필요한

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