시간과 풀다운 pullup 시간을 동등하게하는 방법?

S

sevid

Guest
안녕하세요, 모두들

ur pullup 얼마나 시간과 풀다운 시간 ur 게이트에 동등하게, 예를 들어, 4 - 입력 낸드 게이트.

NMOS 풀다운의 경우 네트워크의 효율적인 저항 RN, 총 저항이다 4Rn입니다.

하지만 전체 네트워크의 평균 총 저항 pullup 저항하거나, 하나의 PMOS 효율적인 저항 Rp입니다.

확률은 여기에 사용됩니까?

감사합니다

sevid

 
두 가지 측면이다.하나의 이론적인 측면이다.데이비드 해리스에 의해이 당신의 CMOS VLSI 설계 도서에 문의해야합니다.의 PMOS 들어, * RN Rp과 Rp = 2입니다.하지만 당신은 저항 PMOSes 병렬 및 네트워크와 같은 PMOSes parallel.So 어디에서 Rp = RN하게 / 2 년 이후 4 PMOSES 병렬있다 가져가.시리즈에는 4 NMOSES과 그들의 효과적인 저항
4 * RN입니다.이제 동등 라인란트 = RN 효과 / 2, 그들은 최대 8 즉, RN
/ 8
RN / 8
RN / 8
RN / 8 = RN
/ 2의 요인에 의해 사이즈가 필요합니다.이 크기의 하나의 선택이다.

만약이 이론이 정확하지 않습니다 숫자와 동등 상승 및 하강 시간을 얻을 때까지 때리는 거요 수동 및 재판이 HSPICE 시뮬레이션을하고있다.

희망이 도움이

 
안녕하세요, tariq786, 고마워요.

하지만 첫 번째 방법에
대한 입력
0000 또는 0111, 그리고 효율적인 저항을 분명히 평등하지가 될 것이다.

즉, 하나, 둘, 셋, 또는 네트워크의 pullup 4 PMOSes에 다양한 입력을위한 것입니다.
여기를 찍어야 할 확률이 필요합니까 계좌로?

sevid

 
회신 www.rtl2gates.com 웹사이트에 게시됩니다.

감사합니다

 
그것은 최악의 경우 최상의 경우보다는 입력의 확률에서 얻을 수있다, 나는 생각했다.

 
the Nand4 게이트를 감안 :

1)
최대 시간 데이터 의존됩니다 당겨 한
번에 얼마나 많은의 PMOS 만나야돼에있는 즉.최악의 경우 0111되며 최고 0000
될 것입니다2), 속도 포화로 인해 시간 풀다운, 4 시리즈 NMOS의 효과적인 저항, 그래서 당신이 4Rn하지만 덜 볼 수없습니다 2.5Rn 3Rn있을 줄어들 것입니다.

 
안녕하세요, 모두들

"2). 들어, 속도 포화로 인해 시간 풀다운, 4 시리즈 NMOS의 효과적인 저항을 줄일 수 있으므로 2.5Rn 3Rn가 될 수도 있지만 4Rn 덜 볼 수 없게됩니다."

유 명확하게 설명할 수 있습니까?

plz
및
감사합니다

sevid

 
트랜지스터 시리즈의 경우, 효과적인 Vds 각 트랜지스터에 의해 본 적은있을 것이다 그래서 속도 채도 및 그러므로 더 적은 저항을 감소 따라서 현재해야합니다.

 
안녕하세요, animeshjn
ur 도움을 주셔서 감사합니다
sevid

 
안녕,
그리고 하나 더, 솔루션입니다 :

4 전의 양념 수준 Netlist / p 하이라이트 낸드 게이트를 사용합니다.일단 당신이 상승 시간 또는 가을에 시간 .. 동결the의 PMOS
또는 NMOS 변수로의 넓이를 확인하고 귀하의 SPICE 시뮬레이션에서 경기를 쓸어 risetime / falltime ...

희망이 도움이 ..만약 이명박 ping이없습니다.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top