스타일을 잘 모르니> HDL 주변 장치 레지스터에

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내가 controllor을 포트입니다 설계 시리얼, 레지스터 그래서 주변 일부께요 유지합니다.
나도 궁금 HDL에 등록을 표현하는 주변하는 방법.

주로 controllor가 송신기를하고 분할로 3 모듈 : CPU 인터페이스, 수신기
레지스터는 서면 그들은이 정렬 할 수 방법에 의해 형식으로 3.
1 : CPU에 의해서만 서면
2 : 리시버에 의해서만 서면 / 송신기
3 : 송신기 / 서면에 의해 모두 CPU와 수신기

유형에 대한 1, 나는 그것을 실현 인터페이스 모듈에 사용할 수있는 verilog'reg을 CPU의 '에서
방법에 대한 유형 2와 유사
유형 3하지만 저는, 저는)이 생각하는 논리 재설정 모듈을 아래 (abitrator의 소규모에 쓸 수있어도 될까요 생략

[교체 7시] register3;
모듈 reg_abit (
입력 CLK,
입력, 7시]에 data_cpu의 [
입력, 7시]에 data_tran의 [
입력 wr_cpu,
입력 wr_tran,
)

항상 @ (posedge CLK)
)하는 경우 (~ wr_cpu
register3 <= data_cpu;
다른면 (~ wr_tran)
register3 <= data_tran;
다른 사람
register3 <= register3;

endmodule

난 아니거나 할 좋은 모르고 그게 스타일 조언을 좀주게 나에게, 감사합니다.
추신 : 제가 너무 orgnised가 원하는 방법을 알고 파일이 등록 CPU가.

 

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