수호 성자 II에 SignalTap II를 호

[highstreets]

안녕 얘들아, 난 수호 성자 II에 내 VHDL 코딩을 컴파일하고 시뮬레이션을위한 SignalTap로 진행. 그러나, 나는 SignalTap II에 로직 분석기에서 '처리'탭을 그것은 새로운 파형을 생성 때마다 아래의 버튼을 '분석 실행'을 클릭하려 할 때. 난 Modelsim에서 디자인을 확인하고 잘 동작합니다. 지금은 FPGA에 보드로 제 디자인을 구현하는보고가 일치하면 노력 중이야. 도와주세요. 많은 감사.

 

[FvM]

당신은 같은 파형 (입력 신호의 reproducable 조합, 트리거 조건)지지 이유를 말하지 않았다.

 

[highstreets]

내가하고 있어요 디자인은 주기적으로 사인 파를 생성합니다. 그래서 내가 동일해야 두 시뮬레이터에서 가져온 결과가 있으리라 믿고있어 이유입니다.

 

[FvM]

난 정확히 SignalTap II를 적용하는 방법을 이해하지 않습니다. 그것은 오히려 디버거 파치 모의이야. 가능한 타이밍 문제와, 합성에서 작동하지 않는다 당신은 ModelSim과 라우팅 디자인의 게이트 레벨의 시뮬레이션을 수행할 수있는 다른 구성을 확인하십시오.