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blacksmith_vlsi
Guest
안녕!
사람은 RTL에 VHDL Verilog RTL과 번역인가요?
거기 vhd2vl 도구라는 건 알지만,이 복잡한 링크와 VHDL 소스 코드를 참조로 인해 어쩔 수 없어요.
나도 궁금 해서요 수있는 우리는 VHDL은 RTL 합성 Synopsys의 디자인 컴파일러와 스트림 Verilog에와?
Verilog 코드를 RTL과 게이트 레벨 수있습니다.
누구도하기 전에이 작업을하는 것인가?
제발 좀 도움이나 힌트를주지 ~ 감사합니다 사전에 ~.
사람은 RTL에 VHDL Verilog RTL과 번역인가요?
거기 vhd2vl 도구라는 건 알지만,이 복잡한 링크와 VHDL 소스 코드를 참조로 인해 어쩔 수 없어요.
나도 궁금 해서요 수있는 우리는 VHDL은 RTL 합성 Synopsys의 디자인 컴파일러와 스트림 Verilog에와?
Verilog 코드를 RTL과 게이트 레벨 수있습니다.
누구도하기 전에이 작업을하는 것인가?
제발 좀 도움이나 힌트를주지 ~ 감사합니다 사전에 ~.