세포 영역"Synopsys는 만들 기라 단위 2008 17:04 8월

[Mogogo]

안녕 모두,
두 기술에 대한 lsi_10k과 umc180 게이트 수를 총 세포가 펼쳐져 지역 주민들과 관계를 알아낼 수있는 단일 낸드 게이트를 합성했다.그 결과이다 - 만 LSI는 "총 셀 면적 = 1.000"umc180을위한 "총 셀 영역 = 12.19700"단위 아웃.

시간 단위를 명확하게 나노 초 (ns의)에 지정되어있는이 기술의 도서관 있음.

하지만, 제가 도서관 umcl18c250t2.db과 lsi_10k.db에있는 영역의 단위를 찾을 수없습니다.어떻게 내가 단위 아십니까?Sqare 나노미터 (평방 나노미터) 또는 마이크로 (평방 음)에
그런 가요?

감사합니다,
mogogo

 

[gliss]

아마 다른 라이브러리에 대한 다른거야.아마 최초의 장소와 경로를 할 때까지 당신은 많은 데이터를 얻을 상관하지 않습니다.
내가
LSI는 lib에 대한 전체 휴대 지역은 결과는 1입니다 이유를 한 두 입력 낸드 게이트에 대해 계산됩니다 것 같네요.TSMC는 비슷한 않습니다.
the 한 UMC lib에 들어, 나도 몰라.평방 미크론 합리적인 추측도있을 것이다.나노 기술에 하나도 0.180 평방 미크론 낸드 게이트로 작습니다.
당신이 도서관의 데이터 시트에 반드시보고해야합니다.

 

[Mogogo]

gliss 썼습니다 :

아마 다른 라이브러리에 대한 다른거야.
아마 최초의 장소와 경로를 할 때까지 당신은 많은 데이터를 얻을 상관하지 않습니다.

내가 LSI는 lib에 대한 전체 휴대 지역은 결과는 1입니다 이유를 한 두 입력 낸드 게이트에 대해 계산됩니다 것 같네요.
TSMC는 비슷한 않습니다.

the 한 UMC lib에 들어, 나도 몰라.
평방 미크론 합리적인 추측도있을 것이다.
나노 기술에 하나도 0.180 평방 미크론 낸드 게이트로 작습니다.

당신이 도서관의 데이터 시트에 반드시보고해야합니다.

 

[Guest]

[No message]

 

[gliss]

아니, 난 그 LSI는 10K에서
1 낸드 게이트에
대한 게이트 크기 1 음 ^ 2가 아닌 것 같아.
그들은 게이트 크기를 1이라고 할 때, 그들은 게이트의 크기는 당신의 디자인부터 분명해야한다 1 낸드 게이트, 단 1 낸드 게이트가 이에 상응하는 것을 의미합니다.사실 용어는 "게이트 수를"더 정확한 것이다.이후 단위 정말로 단지 게이트있다.
TSMC는 비슷한 한 2 - 입력 낸드 게이트 1, 1 2 - 입력 및 게이트
1월 5일입니다 않으면 인버터 .5, 2 - 입력 노어 1, 3 - 입력 낸드 1.5, 4 - 입력하고 2.5, 1 - 비트 절반 adder 4.5는 D 플립 - 최저점
5월 6일입니다.하지만 TSMC는 데이터 시트에, 그것도 1 낸드 게이트의 너비 0.5600um (45nm 공정 기술)이다.왜냐하면 나는 낸드 게이트의 너비와 모든 다른 세포 낸드 게이트로 표현의 크기가 그래서 어떤 세포의 넓이를 계산할 수있습니다.
이래서 난이 도서관의 데이터 시트를보고있다.