세대의 클럭에 도움이 필요한

[Guest]

안녕 모두
수 아무도 방법을 suggets 콤팩트 제발 제안하는 방법에 대한 구체적인 time.I '는 X에 생성됩니다 시계'를주지 상관 없어지만 그것을 생성하는 방법
미리 감사드립니다

 

[echo47]

벤치하는 테스트 시뮬레이션은 추천에 또는 VHDL 시계 같은 Verilog?

 

[Guest]

echo47 쓴

인용구 :

당신은 시뮬레이션 시계에 Verilog 또는 VHDL 테스트 벤치와 같은 말하는가?

 

[Guest]

[No message]

 

[echo47]

난 정말 아무것도 콤팩트 수 없다고 생각합니다.
여기에 × 10의 기간이되는 시계의 모듈 Verilog 출력 '시간 23-39 :
코드 :

모듈 맨 (CLK);

reg 토글 = 0, 게이트 = 0;

출력 CLK;항상 # 5 토글 토글 = ~;

초기 # 23 문 = 1;

초기 # 39 문 = 0;= 게이트 CLK를 할당?
'엑스 : 토글;

endmodule

 

[jjww110]

당신은 modelsim으로 도구 등 강제 수있는 사용 시뮬레이션 명령을

 

[Guest]

감사합니다 echo47
내가 생각하기도 전에 구현 방법을 고려할 둘다 내가