설계"VHDL

[rrk]

내가 VHDL 새입니다.내가 뭘 코딩 암묵적 그리고 명시적 방법으로 기본적인 차이점을 알고 싶었어요. preffered.Thanx 어느 하나이다.

 

[eltonjohn]

다목적 VHDL 시뮬레이션 언어로 설계되었다.하지만이 사이도 합성 할하는 데 사용됩니다. 그 개정되었으며 그곳에서 증강 언어입니다.
그래서 코딩 스타일에 달려있다 당신은 시뮬레이션 또는 SYNTESIS 위해 사용 wheather.
시뮬레이션 인걸요입니다 FORWARD ..
예를 들어 있기 때문에 합성을위한 언어를 등록 ... 전혀 개념이 조금 까다롭습니다그래서 묵시 수있다.!대부분의 합성 도구는 이제는 더 적게 아니면 어떻게이 일을하기로했다.하지만이 어떤 건지 당신이 필요 excersize.
언어가 매우 풍부하고 약간의 시간이 걸립니다 자사의 다양한 종류와 ... 거래를 할 수 있지만 나는 그것을 사랑 해요!

 

[Bingo600]

이 제안입니다

http://www.alse-fr.com/archive/VHDL_Coding_eng.pdf

코딩 스타일을 기억해라, 너무도 허용되는 일부만이 그것을 이용하는 개인입니다.

Btw : 이미 스레드에서 유즈넷이 벌어지고있다

에서 : comp.lang.vhdl
제목 : VHDL 코딩 스타일 가이드

/ 빙고

 

[Guest]

검색 자일링스 웹 사이트, 거기 HDL을 코드 스타일에 대한 좋은 문서입니다.

또한 포럼 검색, 당신은 많은 도움이 게시물을 찾을 수있습니다.해보

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[Guest]

노골적인 상태로 컴퓨터의 하드웨어에 직접 번역 : 다음 상태 방정식에 대한 동시 과제와 슬리퍼에 대한 클럭 프로세스 상태를 개최하고있습니다.노골적인 상태로 기계를 더 쓸 성가신 있지만, 이들 합성에 더 일반적으로 사용되는 단순합니다.

암시적 상태 머신이 과정에서 여러 기다려 정책을 가지고 프로세스를 구축합니다.암시적 상태 머신을 간결하고 읽을 수있는.

지연

 

[Guest]

[No message]

 

[signaldance]

만약 당신이 논리 합성을 할 경우에는 동작 시뮬레이션 및 검증을위한 testbenches 쓰기 코딩 스타일에 관심이있다, 당신, 그리고 당신은 "Janick Bergeron 서면 testbenches처럼"에 대한 책을 읽을 수있는 합성 EDA 벤더로부터 스타일의 코딩에 대한 문서 더미를 찾을 수있습니다 추가 단계를 수행.