설계"VHDL

[karper1986]

제발 VHDL 이러한 번역 도와주세요.감사합니다

모듈 번식 (
CLK,
, 배율
피승수,
결과
);

입력 CLK;
입력 [15시] 배율;
입력 [15시] 피승수;
출력 [31:00] 결과;

]의 결과 [31:00 reg;
] abs_multiplicand [15시 reg;
reg LSB가;

정수 난;

항상 @ (피승수 또는 배율)
시작
결과 = (16'h0000, 배율 [15]?- 배율 : 배율);
abs_multiplicand = 피승수 [15]?- 피승수 : 피승수;

은 (i = 15; 내가 "= 0; 전 = 전 - 1)
시작
LSB가 = 결과는 [0];
결과 = 결과 "" "1;

만약 (LSB가 == 1'b1)
시작
결과는 [31:15] = 결과 [30:15] abs_multiplicand;
끝

만약 ((! 난) & & (배율 [15] ^ 피승수 [15]))
시작
결과는 = - 결과;
끝

끝

끝

endmodule

 

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