설계"VHDL의

[alexz]

이런 합법적인 표현인가?

IOLatchIn (7 downto 0) (15 downto

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

"= (다른 분들에게도 =" '부터 Z'), latchedInputs;

 

[Iouri]

정확히 뭘할까요?

 

[alexz]

난 라인에서 분명한 생각이 아닌 가요?
내가 2 대 1로 연결하여 원하는

 

[Guest]

[No message]

 

[keano]

신호 : std_logic_vector (7 downto 0);
신호 b : std_logic_vector (4 downto 0);
신호에 c : std_logic_vector (2 downto 0);

"= b & C는;