설계"Verilog

[param]

안녕,
어떻게 다른 모듈 인스턴스 모듈의 출력 포트와 모듈 인스턴스의 입력 포트 매핑 모듈의 인스턴스에 ...
내게 예를 들어 드릴게요 ...
거기에 두 개의 모듈을 yyy xxx는없습니다;

모듈 트리플 엑스 (in1, 평방인치, 밖으로);
입력 in1, 평방인치;
출력 중에;
endmodule

모듈 yyy (A와 B는 C);
입력 A와 B;
출력 C;
endmodule

이제 출력을 '밖으로'xxx는 모듈에 연결되어 있어야하고 싶지 입력 ''모듈 yyy의;
즉, "= 밖으로;
내가 좋아하는했지만 ...
모듈 yyy (A와 B는 C);
입력 A와 B;
출력 C;
xxx는 ttt (. 아웃 ());
endmodule

그 힘으로 일을 ...

통해 UR 도움이 기대에 plese 도움이 의심에 관한,,
미리 고맙습니다
돌보다

 

[Guest]

[No message]

 

[it_boy]

이것보십시오 ..

모듈 쿨쿨;
와이어 in1, 평방인치, 나가, b는 C;
xxx는 xxx_inst (in1, 평방인치, 밖으로);
yyy (밖으로, b는 C) yyy_inst;

endmodule