설계"Verilog에

[PekingBoy]

안녕하세요, 저는, 다음과 같은 Verilog 파일을 받았어요

...
케이스 (f4Cnt)
'D0 :
시작
"= b 1;
f4Cnt "= f4Cnt 1;
끝
'D1에 :
시작
"= b 1;
f4Cnt "= f4Cnt 1;
끝
'd2,
'D3,
'd4로,
'D5를 :
시작
"C가 1;
f4Cnt "= f4Cnt 1;
끝
기본값 :
시작
"= 'D0;
f4Cnt "= 'D0;
끝
endcase
...
질문 작업에서 뭘됩니다 state '의 d2,'D3 'd4로?

미리 감사드립니다.

 

[kungfu007]

케이스 (f4Cnt)
'D0 :
시작
"= b 1;
f4Cnt "= f4Cnt 1;
끝
'D1에 :
시작
"= b 1;
f4Cnt "= f4Cnt 1;
끝
'd2,
'D3,
'd4로,
'D5를 :
시작
"C가 1;
f4Cnt "= f4Cnt 1;
끝
기본값 :
시작
"= 'D0;
f4Cnt "= 'D0;
끝
endcase
...
질문 작업에서 뭘됩니다 state '의 d2,'D3 'd4로?

`주 후 D1에 다음 주마다`d2 - "`D3에있을 것입니다 -"`d4로.

내가 당신 질문에 대한 답변?

 

[deepu_s_s]

안녕,

난 아무 작업을 할 생각합니다.U 단지 지연의 3주기를 추가할 수있습니다

 

[farhantariq]

...
케이스 (f4Cnt)
'D0 :
시작
"= b 1;
f4Cnt "= f4Cnt 1;
끝
'D1에 :
시작
"= b 1;
f4Cnt "= f4Cnt 1;
끝
'd2,
'D3,
'd4로,
'D5를 :
시작
"C가 1;
f4Cnt "= f4Cnt 1;
끝
기본값 :
시작
"= 'D0;
f4Cnt "= 'D0;
끝
endcase
...
질문 작업에서 뭘됩니다 state '의 d2,'D3 'd4로?

좀 더 정확하게.

그것을 3주기를 연기처럼 보이는 순간.다른건

 

[icelucent]

그것 '의 상태를 d2'D3 'd4로'D5를 동일한 상태를 의미합니다.

 

[PekingBoy]

icelucent 썼습니다 :

그것 '의 상태를 d2'D3 'd4로'D5를 동일한 상태를 의미합니다.

 

[Guest]

[No message]

 

[fvm]

논리 행동을 명백하게 Verilog 언어 사양에서 결론을하실 수있습니다.

the same state, in so far as they are cycled sequentially, they are just handled by the same case expression.

에서 2-5아르하지
같은 상태로, 지금까지 그들이 순차적으로 순환하는, 그들은 단지 동일한 case의 표현식에 의해 처리됩니다.이것은 반드시 합성 도구에 대한 독립적 논리를 최소화 할 때 각각의 경우에 치료를 기대할 수있습니다 많은 말은하지 않습니다.

'd2 상수 unsized 단순히 2 방식에 의해 작성하실 수있습니다.