설계"PLL을

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trashbox

Guest
내가 중국에서 석사 학위를 위해 내 논문으로 PLL을 설계를 시작할 것입니다.여기 내 목표와 퍼즐입니다, 그리고 당신은 나에게 대단히 suggestion.Thank 줄 수 있기를 바랍니다!
AIM에 : 낮은 위상 잡음 PLL을
퍼즐 :
(1) 어느 주파수에 적합한 무엇입니까?난 항상 어떤 2.4G가 PLL을 얘기는 IEEE에 대한 많은 논문을 찾아 어떤 주파수 산업 분야에서 유용하게이 주파수, frequency.Besides?900m, 1G 또는 다른 사람?
(2)하기 위해서는 아키텍처를하거나 논문을 제가 최근 몇 년 동안 참조할 수있습니다 적합한지의 PLL에서 위상 잡음을 줄일 수있습니다.
/ 미국 주셔서 감사합니다

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
 
약간의 정보를 위해이 웹사이트를보세요 : rfshop.com.au

 
난 좋은 논문을 할 주파수를 선택하려고 생각하는 5 GHz의 무선 네트워크에서 사용되는 같은 새로운 사용합니다

PLL은 어떻게이 시스템에 대한 모델이 시스템을 분석하는 시스템은 윤호해야합니다

시스템 anlysis 후, U 회로 수준의 설계로 이동
시도
www.circuitsage.com
www.rfcafe.com
국가 웹 사이트를 이미 r에 많은 애플 리케이션 노트
또한 모토로라는 웹 사이트

 
trashbox 썼습니다 :퍼즐 :

(1) 어느 주파수에 적합한 무엇입니까?
난 항상 어떤 2.4G가 PLL을 얘기는 IEEE에 대한 많은 논문을 찾아 어떤 주파수 산업 분야에서 유용하게이 주파수, frequency.Besides?
900m, 1G 또는 다른 사람?

(2)하기 위해서는 아키텍처를하거나 논문을 제가 최근 몇 년 동안 참조할 수있습니다 적합한지의 PLL에서 위상 잡음을 줄일 수있습니다.

/ 미국 주셔서 감사합니다
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />
 
모두 감사합니다.

지난 며칠, 몇 가지 신문을 읽고 그 의견을 설계 이론, 신호 및 system.And 다음과 같은 많은 이론이 필요 PLL을 찾을 수 회로 수준입니다.난 그 날이 오면이 포럼에서 PLL을 공부하는 동안에 당신과 내 감정을 공유하는 것입니다.

희망 당신은 좋은 하루!

 
안녕하세요, 저는 EDA.Recently에서 선발 오전, 내가 졸업 설계를하고, 그리고 바쁘고 그들을 거기에 그렇게 많은 trubles.One하는 방법의 FPGA, altclklock하는 방법에 대한 매개 변수를 spacify에 PLL을 블록을 사용하는 것입니다?
도움이 바라네! 감사합니다!

 
이 파일은 감히 도움이 될 것 같아요

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
서브 미크론의 CMOS PLL을위한 구성 요소 기반
시에드 irfan 아메드, 나 영어에 의해 주파수 합성.,

이 논문을 디자인 선물, 설계 방법론 및 PLL을 서브 미크론의 구현을 기반으로 정수 - 외부 루프 필터와 N 주파수 합성기.0.25 합성기가 LM, TSMC는, 디지털 CMOS 공정에서 구현됩니다.주파수 범위 10 MHz 이상 300 MHz 이상에 이르기까지
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
그것은 (낮은 위상 잡음) 좋은 PLL을 설계하는 것은 쉽지 않다.

 
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