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모두 안녕
여기 Gaurav, 180nm 기술의 회로 LVDS Tx는 & Rx 설계, 180nm의 최소 길이 내가 메신저 / O를 3.3V로 MOS 0.36u으로 주어집니다.하지만 누군가 나에게 U 2의 최소 길이는 더 나은 검색 안 수 있으므로 0.72u을위한 메신저로가는 길이있다, 내 문제는 내 공통 모드 & LVDS의 차동 출력, 제 그림 1에 나타난 몇 가지 진동을합니다.
여기도 1.7pf & 5nH의 인덕턴스와 커패시턴스를 prelayout 시뮬레이션을하는 동안, 내가 사용하고 양쪽 끝 (텍사스 & Rx 사이드 100 오옴의 저항을 종료) 전송 라인 모델을 사용하여시
도와주세요, 제발
1) 내가 어떻게 출력 파형의 진동을 줄일 수있습니다
2) 나는 또한 만약 내가를 0.36u 최소 길이와 설계시 얻을 수 일치 / O를
3) 무엇보다 테스트를 제가해야 할 일이 그렇게 여부를 내 설계가 제대로 작동하지 확인 수있는 것인가?
4) 내가 prelayout 시뮬레이션, 일을 얼마나 많이 기생 커패시턴스의 각 노드에 너무 놓을테니까 내 prelayout & 시뮬레이션 postlayout 거의 일치 (일부 prelayout 시뮬레이션을하는 동안 신체의 각 노드에서 모자를 쓰고 1fF)을 말해 줬어
당신이 도움을 기다리고
감사합니다 & 관해서
Gaurav
여기 Gaurav, 180nm 기술의 회로 LVDS Tx는 & Rx 설계, 180nm의 최소 길이 내가 메신저 / O를 3.3V로 MOS 0.36u으로 주어집니다.하지만 누군가 나에게 U 2의 최소 길이는 더 나은 검색 안 수 있으므로 0.72u을위한 메신저로가는 길이있다, 내 문제는 내 공통 모드 & LVDS의 차동 출력, 제 그림 1에 나타난 몇 가지 진동을합니다.
여기도 1.7pf & 5nH의 인덕턴스와 커패시턴스를 prelayout 시뮬레이션을하는 동안, 내가 사용하고 양쪽 끝 (텍사스 & Rx 사이드 100 오옴의 저항을 종료) 전송 라인 모델을 사용하여시
도와주세요, 제발
1) 내가 어떻게 출력 파형의 진동을 줄일 수있습니다
2) 나는 또한 만약 내가를 0.36u 최소 길이와 설계시 얻을 수 일치 / O를
3) 무엇보다 테스트를 제가해야 할 일이 그렇게 여부를 내 설계가 제대로 작동하지 확인 수있는 것인가?
4) 내가 prelayout 시뮬레이션, 일을 얼마나 많이 기생 커패시턴스의 각 노드에 너무 놓을테니까 내 prelayout & 시뮬레이션 postlayout 거의 일치 (일부 prelayout 시뮬레이션을하는 동안 신체의 각 노드에서 모자를 쓰고 1fF)을 말해 줬어
당신이 도움을 기다리고
감사합니다 & 관해서
Gaurav