설계"INL

종지 시뮬레이션에서, opamp과 비교 거의 (아니 오프셋 트란 시뮬레이션 전혀 잡음) 다음 INL 및 DNL 시뮬레이션의 결과에 이상적입니다 칩의 테스트 결과를보다 낫다.어떻습니까, 운율이 nonideal 사실을 추가할 수있는 통계 결과를 얻는다면, 내 디자인을 수정할 수있습니다.귀하의 조언 감사합니다!

 
그 진입로 있지만 결국은 당신이 당신의 칩을 가지고 할 수있는 매우 실제 벤치 악기 여부를 귀하의 이론적 결과가 실제 결과에 가까운되었는지 확인합니다 좋은 진입로 출력을 구하기 어렵다는 거지, 그래서 업계 사인파를 사용하여 설계 사인파 생성 이래 가장 기본적으로 ""아주 작은 고조파 위상 잡음 아무 의미가 깨끗합니다.당신은 여전히 최고 및 중간보다 사인파의 구유에서 히스토그램을하지만, 더 많은 안타.제발는 IEEE를 참조하는 것이 좋습니다 테스트 및 연산 지금 막 그 얘기를 가지고 접근을위한 표준 1241.당신 IEEE 표준 문서에서 볼 수있는 계산이 더 복잡 해집니다

 
방법은 히스토그램 출력 샘플을 캡처의 긴 과정을 피하고에 대한 어떤 생각을?

 
실용 cdtions 있음, 그것을 귀하의 해상도에 적합하지만, 여기에 자극을 생성할 수에 따라 다릅니다.

램프 (위쪽 및 아래쪽) 히스토그램을 생성하는 좋은되어야합니다.약간 과부하 (10 %)하여 변환기를 입력하면 모든 범위를 커버를 확인하십시오.램프의 슬로프 샘플의 수를 연결 / 빈 당신이 필요합니다 : 정확도 1에 비례 / N 여기서 N은 안타의 평균 개수 / 빈입니다.그럼, 방치 히스토그램 양쪽 코드 및 DNL, INL 계산.아주 오래있을 수있습니다 ..

만약 누군가가 더 나은 생각을 갖고있어 매우 관심이

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P

pnanda65675

Guest
나는 내 ADC를위한 요소 INL 및 DNL 테스트하려면, 내가 아는 줘야 변이 분석 ... 입력 난 어떤 종류를 사용해야 할이 10 비트 파이프라인 ADC는 6.75Mhz에서 운영하고 있고, 난 차동 했어요 ADC를 위해 입력.그리고 얼마나 필요 U & 얼마나 많은 시간을 실행할 필요합니까???

 
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