설계"HDL을

[davyzhu]

안녕 모두,

내가 Verilog / VHDL 초보자, 내가 그것을 쓸 때, 나는 이미지 '란 디지털 회로 HDL을 위해, 그것에 수 recommand 일부 심판 Synthesised 될 수있는 거지?

BTW, 난 시험의 FPGA, 그리고 내가 사용하는 이세 신플리시티.

안부,

데비 Zhu

 

[jitendra]

안녕,
더 나은 접근 방식을 모든 ckt 디자인을 종이에 먼저 다음 하드웨어 디자인에 쓸 코드를 귀하의 논문에 따르면 디자인입니다.
이 방법을 사용하면 이미 개발된 코드에서 합성 후 생성됩니다 하드웨어를 시각화하는 데 도움이됩니다.
책을 들어, 검색하고 나면 알려주시기 바랍니다.

 

[craftfox]

당신은 매우 유용한 책 이름을 읽을 수있습니다 "Verilog HDL을 합성 실습 Primer는".이 포럼에서 무료로 다운로드할 수있습니다.

 

[cawan]

하드웨어 설명 언어를위한 등록을 이전 수준으로 (은 RTL) 설계 합성 수있습니다 HDL을하라.거기에 타사의 합성 툴 시장에서 사용할 수있는 매우 번호 : symplicity, 레오나르도 스펙트럼, 정밀있습니다 ...어쨌든, 당신은 너무 합성을 수행하여 이세 사용할 수있습니다.최고의 타이밍 계산 및 최적화의 최신 서비스 팩을 설치하는 것을 잊지 마십시오.도서에 관한, 난 ""스미스의 더글러스에 의해 HDL을 칩 설계하는 것이 좋습니다.

 

[Guest]

안녕하세요,

HDL을 스타일을 특정하는 방법은 RTL 합성 변환 회로를 경험하는 가장 좋은 방법은 HDL을 코딩 스타일에 대한 칩 제조 업체로부터 문서입니다.대부분의 FPGA를 OEM의 일반적인 코딩 지침 문서의 예를 들어 이런 종류의 게시 상태 기계를 잘하고 구체적인 지침이다.이러한 지침에 좋은 디자인을 연습 일반적인 참고로 사용될 수 있지만 그들은 또한 최적화된 설계를위한 구체적인 프로그래밍 아키텍처에 대한 정보를 묻혀있다.

같은 라인을 따라, 에다 도구를 설계자는 또한 문서를 게시할은 HDL을 스타일로 코딩 및 특정 디바이스 아키텍처에 대한 합성 결과 사이의 다리.

결국, 제일 접근은 작은 모듈을 작성하고 표시하는 방법은 RTL 온입니다.당신과 같은 excercises 합성기에 대한 실무 지식을 갖춘보다 더 경험을 개발하는 것이다.당신이 무엇을 최종 코드의 특정 부분에 대한 설계도를 그리고 당신은 프로그래머가 될 수있을 것이라고 이해하고 개발하는 것이 드물다는 RTL 머로보이나 결과.

이것은 HDL을 IE의 본질, 당신은 멀리 IC는 통합 회로의 빌딩 블록으로부터 싶어.당신이 디자인의 동작을 하드웨어 설명 언어가 가지 방법 중 하나를 참조 프리미티브를 사용하여 수행할 수있습니다을 사용하여 작성할 것을 의미합니다.

 

[spriteice]

안녕하세요, 난 또한 FPGA를 위해 초보자입니다

지금까지 내가 합성기로 XST 및 Synplify를 사용하여왔다.

Synplify, 당신 "은 RTL보기"귀하의 디자인 시각화 좀 걸릴 수있습니다.더 나은 작은 디자인이 시도하십시오.

 

[claint]

당신은 회로의 코딩을하기 전에 사양을 만족에 대한 몇 가지 아이디어를 가지고 몇 가지 books.You 읽을 수있습니다.그래서 몇 가지 근본적인 circiuts 및 관련 HDL을 코드를 알고 있어야합니다.

 

[kasra1357]

안녕,
제가보기에, 당신은 자일링스의 FPGA와 함께 일하기를 원합니다.
자일링스 웹 사이트에는 많은 가이드 ISE (또한 디렉터리)는 어떤 코드가 더 나은 HDL을 converterted () 지정 로직 아키텍처 합성 reperesent있습니다.
또한 각 신디사이저와 같은 Synplify 또는 레오나르도 또는 FPGA를 PDF로 그 구조가 더 나은 논리 회로와 함께 제공 합성에 대해 설명을 표현한다.

Kasra

 

[Guest]

상세한 회로에 코드를 합성을 시도할 수있습니다

만약 그렇게 할 수 없어, 아마 당신은 몇 가지 기본적인 검토한다

디지털 디자인 도서를 귀하의 메모리를 새로 고치십시오.

안부 인사
davyzhu 썼습니다 :

안녕 모두,내가 Verilog / VHDL 초보자, 내가 그것을 쓸 때, 나는 이미지 '란 디지털 회로 HDL을 위해, 그것에 수 recommand 일부 심판 Synthesised 될 수있는 거지?BTW, 난 시험의 FPGA, 그리고 내가 사용하는 이세 신플리시티.안부,데비 Zhu

 

[Guest]

[No message]

 

[freeinthewind]

HDL을 게이트 Netlist로 합성됩니다.U 합성 합성 도구 뷰어 도구를 사용하여 배선 후 회로 아키텍처를 볼 수있습니다.

 

[nittinsharma80]

모든 기본 synthsis 책을 읽어라.
예를 들어 Flops, 래치, Muxes 및 합성의 각 성명을 암시하려고 시각화와 같은 기본적인 디지털 블록의 RTL 코드를 이해하십시오.
RTL과 라인의 차이를하고 synthesised 예를 들어 논리를 비교하고 당신이 왜 이러는지 이해할 수 있는지보십시오.

 

[umairned]

당신은 매우 유용한 책 이름을 읽을 수있습니다 "Verilog HDL을 합성 실습 Primer는".

 

[visualart]

그것은 "첨단 기술을 synthysis"또는 DcUltra 설명서를 반드시 읽어 수도, 단지 그것은 큰 어려운 일이 적합합니다.

 

[Guest]

몇 가지 기본적인 디지털 지식을 공부를해야

Verilog HDL을 공부하기 전에.

안부 인사
davyzhu 썼습니다 :

안녕 모두,내가 Verilog / VHDL 초보자, 내가 그것을 쓸 때, 나는 이미지 '란 디지털 회로 HDL을 위해, 그것에 수 recommand 일부 심판 Synthesised 될 수있는 거지?BTW, 난 시험의 FPGA, 그리고 내가 사용하는 이세 신플리시티.안부,데비 Zhu

 

[wolfheart_2001]

"VHDL 프로그래머블 로직을위한"작성자 "케빈 skahil"에 의해 훌륭한 책은

어떤 질문을 통해 UR 좋은 disscussion가 포함되어있습니다.행운을 빕니다.