설계"FLIPFLOP

[leoren_tm]

어떻게 VHDL에 첨단 trigered flipflip 어떻게 구현합니까??
예를 들어 두 개의 입력 가장자리 trigered flipflop은 ...
감사추가 26 분 후 :내가 flipflop //...의 이름이 뭐였더라
그 가장자리에 신호를 tridered 2 입력이 flipflop은 ...
안나오는 값을 변경 않을 경우에도 2 입력 변경 될 않는 가장자리에 신호가 어떤 신호를 trigered 3, 동시에 변경이 ..
당신은 내 문제를 이해 힙합

 

[subramanyam]

털썩 은요 출력???CLK 때 가장자리에, 그것을 가지고있다는 입력 값을 발생합니다 (U했다 2 입력)??경우에는 단일 출력, 다음에는 하나의 사건이 POSEDGE
U CLK와
같은 일반적인 코드를 사용하여 코드를 최저점 수있는 두 가지 입력을 선택 입력에서 빗을되어야합니다
[/ B 층]

 

[Guest]

[No message]

 

[leoren_tm]

제 말뜻은 그게 ..
만약 .. trigered이있는 경우에만 출력을 줄 것이다
그러므로 만약 내가, X의 y를 입력이있습니다. 그것 tjis과 같은 것입니다.

triger = 1
y를 = y를
x = x
triger = 0
y를 = 과거의 가치를
x = pastvalue ..
하지 않는 한, thiger 높음으로 설정됩니다 그런식으로, 출력, 변경되지 않습니다!