설계"DLL의

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paulinesean

Guest
난 아날로그 DLL의 설계 간다
박사 과정, 충전 펌프, 및 구성
지연 사슬.사실은 아주 비슷합니다
PLL을 제외하고 지연 체인 교체
VCO는.DLL의이 종류가 안정성을 가지고
걱정?그리고 어떻게 그것의 위상을 확인할 수있습니다
여백?

감사합니다!

 
거기 지연 체인 반지 대신 오실레이터로 가서 어떤 이유가 무엇입니까?이것은 PLL은 DLL의 안정성 문제와 관련된 거의 동일한 설정됩니다, 게다가 난 어떻게 아무것도 아닌 VCO는 지연이 체인을 사용하여 얻을 수 있는지 말아.기본적으로, 당신은하지만, PLL이 대가를 지불하는 DLL의 성능이 점점 ..

귀하의 설계를위한 응용 프로그램에 대한 게시물을 주시겠습니까?

 
내 DLL이 변수는 출력 지연을 제공할 수있습니다
다른 지연 무대 20 % 25 % 33 % 그리고 이렇게.하지만 VCO를 할 수없습니다.말했다시피,이 DLL을하고있다
PLL을 동일한 안정성을 우려.내가 안정성을 확인할 수
PLL은 DLL이 같은 방식인가?하지만 DLL을, 무슨이야
지연 사슬에 대한 이득, VCO는 이득의 대응?

 
에는 차이가 wrt stabiltiy입니다.
PLL은 적어도) (전압 주파수 변환, VCO를 한 극 (이상 통합 것이다 그래서 이전 단계를 통합해야 - 방사선에 Kvco와 "VCO를 전송 = Kvco / P는 / 브이 *들).
그래서 당신이 만약 0을 소개하지 않아 불안을 얻을 수있는 두 번째 주문 시스템을 종료하면 루프를 하나의 추가 통합을 만들어야 제로 위상차를 얻으려면.

DLL의 VCO는에서 장대가없습니다 : 지연 라인 (지연 라인을 얻을 방사선 / 승) 전환 단계 전압
그래서 루프 제로 위상차를 하나의 통합을 도입, 당신은 첫 순서로 시스템이 안정적이고 무조건 끝낼거야.
아직도 기생 기둥, 네 루프 안으로 도입을위한 조심해, 그래서 당신은 두 번째 순서대로 시스템을 끝낼 수도있다.

DLL이 있기 때문에 VCO는의 자연 재생 캐리어 근처에 노이즈가 증가, PLL을 wrt 낮은 주파수 오프셋에서 잡음 더 나은 성능을 줄 수 추신.DLL을 "재설정"각 입력 가장자리에 참조에 의한 것입니다.

왕위에 앉히다

 
난 이런 종류의 DLL의 안정성 아무 생각
관심!자사의 위상 margine 90입니다.

 
나도 동의하지만, 간단한 현재 입력 CLK의 위상 잡음을 만들 것입니다 인버터의 지연이 라인을 굶어 죽었을 더 악화되고, 그렇지?

 
규제 공급 CML 스타일의 지연이 세포 공급 잡음 주입을 줄일 것입니다. 그것은 확실히 도움이 될 경우에는 고속 DLL을 설계할 수있습니다

 
나는 또한 자넨 날 가질 완료를 진전시킬 수 PAPER.PLEASE HELP를 어디에서 시작 했어야 DESIGNING DONE.I의 일부를 가질 STUIDED의 PLL 및 DLL 블록 다이어그램 것이 뭐가 뭔지 말해 동일한 일을하고 있어요

 
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