설계"DDR

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EDA_hg81

Guest
사진은 다음과 DDR SDRAM을 셀 배열의 구조를 보여줍니다.

8192 8192 행을 의미합니다.
512 512 컬럼을 의미합니다.
하지만 36을 의미, 왜 안 16 무엇입니까?이후의 데이터 버스 폭 16입니다.

감사합니다.
http://images.elektroda.net/69_1194554792.jpg

 
마치 거기 8K x 512의 32 Bank0 메모리에 배열하는 것을 의미하는 것 같아요.사진은 이러한 배열의 많은 사람들이 의미

 
당신이 질문에) 언급이 x32 (안 36 그 32 비트 데이타 폭 SDRAM을 의미 않습니다.올바른 데이터 시트에서 다이어그램을 참조하고 있는지 확인하십시오.
금주 모임 (행) × BB 탄 (열) xx는 DD (데이터 버스 폭)
이전 회신에 보정 : 4 개 은행 (안 32) 다이어그램 당으로서됩니다.단지 최근에 우리는 8 개 은행, 32 은행 SDRAM이 칩은 점점 아직 멀리 내 생각이다.

 
36 내부 패리티 비트, 또한 때때로 몇 마이크론은 전 지점 수있는 데이터 시트에서 실수를 만드는 것을 의미합니다

 
우리는 각 은행의 특정 컬럼을 참조, 데이터는 너비가 16 또는 32?

내가 DDR SDRAM을의 I / O databus 너비 x4, x8, 16 배속이다.어떻게하면 사용할 수있는이 32 비트 폭?

내 초기 실수에 대한 미안 있어야 '32 '.

 
왜냐하면 그것은 더블 데이터 속도가 DDR 왜 우리는 대신에 16의 32 비트 버스를 말하는거야

 
난 아직도 혼란 스러워요.

다음 그림은 읽는 버스트 (벨루노 = 4)를 보여줍니다.

벨루노 = 4 4 열 의미의 위치와 세포 배열 내부의 모든 컬럼 위치에 선택되어 32 비트 폭입니다.

만약 우리가 두 번 사용하여 각 열에 위치에 출력 데이터에, 거기에 일련의 8 데이터를 출력해야합니다 방법을 지원해주.

우리가 어떻게 이러한 32 비트의 데이터를 캡처할 수있는 광범위한 외부 데이터 버스에서 유일한 16 비트 폭이 궁금입니다.

감사합니다.
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
안녕,

당신은 DDR SDRAM을 사용하는 부품 번호를 제공해 줄 수 있습니까?만약 내가 전체 데이터 시트를 통해 가서 당신의 문제를 이해할 수있을거야.

- Naren

 
내 이전에 회신을 두 번 내부 데이터 버스 폭 것이다 memroy 256 메가 DDR 칩을 계속하려면 외부 버스.이 그것을 2N 프리 페치와 더블 데이터 속도를 관리합니다.그것은 긍정적인 가장자리에 16 비트 및 제외어 가장자리에 16 비트를 캡처합니다.전체 32 비트 그리고 내부적으로 하나의 클럭 사이클에 사용됩니다.이것은 또한 왜 x32 배속 대신 데이터 시트에 대해 설명합니다.
버스트 길이 (벨루노) 당신이 언급한 단어의 숫자 (이 경우 16 비트) (또는) 쓰고 읽을 수있는 지속적인 명령을 다시 발행하지 않고있습니다.
내가 조금이라도 지금은 분명하다 바랍니다.

 
arnarendra

그것은 512 DDR SDRAM을 마이크론에 의해 이루어집니다.

답변 주셔서 감사합니다.

일찍 열 위치 버스트 길이가 혼란스러워.

만약 버스트 길이 단어 수를 같습니다 그것은 매우 분명하다

정말 감사합니다.

 
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