설계"DAC는의

[yxk]

안녕들 :

나는 가치의 진실성 너무이 12 비트 전류 스티어링 DAC는, 내가 출력 파형의 SFDR을 계산 설계했다.
이후 단계에서 출력이 파도에 의해 단계 한 단계 때, 출력 SFDR에서 1 포인트 걸릴 70dB이지만, 제가 한 걸음, 출력 SFDR에서 256 점을 받아 50dB이다.

나를, 그리고 중 하나입니다 resonable 현상 reson 말할 수있습니다.

감사합니다.

 

[Guest]

[No message]

 

[BrianSu]

통해 UR 이유로 들어, 아마 1 포인트에서 SFDR의 결과 70dB 생각 / 1 단계는 올바른 것입니다.언제 한 걸음, 출력 주파수와 256 득점을 떠올 테스트를 원래의 1 단계 낮은 256times / 1 포인트가 될 것이다.그래서 256 번 U 낮은 예멘 아랍 공화국 fft 바지 프로그램에서 그 다음 결과는 주파수 값을 변경해야합니다 70dB 근처에있을 것이다.