설계"확인

[choonlle]

2001 Verilog 난 내 코드를 쓰는 사람입니다.테스트 벤치에서 2001 년 제 Verilog RTL 코드를 확인 코딩 systemVerilog 사용할 수 있습니까?감사합니다.

 

[aji_vlsi]

choonlle 썼습니다 :

2001 Verilog 난 내 코드를 쓰는 사람입니다.
테스트 벤치에서 2001 년 제 Verilog RTL 코드를 확인 코딩 systemVerilog 사용할 수 있습니까?감사합니다.

 

[Guest]

[No message]

 

[Guest]

야아
systemverilog 주장에 사용될 수있습니다, 설계에서 테스트 벤치도 생성 및

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[choonlle]

어떤 주장이 무엇입니까??!!당신은 설명할 수에 대한 자세한 내용은.

 

[Guest]

U VHDL의 키워드 "라고 주장"알아
그것 U에게 그냥 방법은 특정 조건이 안 된거야
또는 다른 말로하면, 당신의 디자인에서 특정 속성에 안 일어나고있습니다

예를 들면하면 불러 VHDL의 말 :주장 (일반 / = '1 ')보고서는 "설정을 취소!"심각도 경고;이것 U 의미의 가치에 대한 주장을 만들고 싶어 취소
만약 분명 '1 '을 선택한 다음 주장과 보고서 또는 메시지 : "로 설정됩니다 분명히 나타내기 위해 작성된 것입니다 false입니다!"
그리고이 상태 severness의 수준을 경고
취소하는 경우 '1 '그럼 아무일도 일어나지 않습니다

인스턴스 또는 PSL를 위해 :항상 (A와 B)를 주장항상 A와 B를 동시에 사실을 확인하려는 경우에는 그 뜻 U
이 후 당신의 주장이나 속성이 false 일은하지 않습니다

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />난 분명 희망이
더 많은 질문에 주저하지 말고

 

[darylz]

당신이에 대한 자세한 내용을 찾을 수있습니다 http://verificationguild.com/